基于DSP的DMR終端時隙同步設計與實現(xiàn)

王冬海+楊青山+胡漢武

摘 要： 時隙同步是TDMA無線集群通信系統(tǒng)能夠正常工作的至關重要的一個環(huán)節(jié)。關于時隙同步的研究大部分集中在同步位置搜索算法上，卻鮮有如何在具體平臺上系統(tǒng)實現(xiàn)的介紹。根據(jù)DMR協(xié)議獨特的彼此正交或負相關同步序列，通過搜索這些位于突發(fā)中間的同步序列可以計算出當前解調(diào)數(shù)據(jù)中同步序列所處的位置，然后再產(chǎn)生DMA中斷及定時器中斷時，計算出定時器所需定時的長度，重新設置定時器寄存器值，調(diào)整定時器定時長度使得定時器中斷與時隙邊沿同步。實際測試證明該方法的同步誤差在10 μs以內(nèi)，滿足DMR協(xié)議系統(tǒng)要求。

關鍵詞： DMA； DMR； TDMA； 時隙同步

中圖分類號： TN929.52?34 文獻標識碼： A 文章編號： 1004?373X（2014）16?0028?02

Design and implementation of time?slot synchronization for DMR terminal based on DSP

WANG Dong?hai， YANG Qing?shan， HU Han?wu

（Guangzhou Haige Communications Group Incorporated Company， Guangzhou 510663， China）

Abstract： Time?lot synchronization is a most important procedure in TDMA wireless trunked communication system. Most of the researches about slot?synchronization were focused on the synchronization position searching algorithm， but few descriptions on how to implement on the specific platform. Therefore， according to the special orthogonal or negative correlation each other of DMR protocol， the location of the synchronization sequences in the current demodulation data can be found out by searching the synchronization sequences located in the centre of a DMR burst. When DMA interrupt and timer interrupt are occurred， the time length needed by the timer is figured out， and the value of the timers register is reset. The adjustment of timing length for the timer can achieve the synchronization of the timer interrupt and time?slot edge. The testing result shows that synchronization error of this method is less than 10 us. It can satisfy the requirements of DMR protocol system.

Keywords： DMA； DMR； TDMA； time?slot synchronization

集群通信系統(tǒng)是一種多用戶共享多信道的具有調(diào)度、群呼、優(yōu)先呼、虛擬專用網(wǎng)、漫游等功能的專用指揮調(diào)度通信系統(tǒng)[1]。DMR（Digital Mobile Radio）是2005年歐洲電信標準協(xié)會（ETSI）提出的一種新的數(shù)字集群通信協(xié)議[2?5]。該協(xié)議使用一種時分復用（TDMA）的接入方式，每個突發(fā)2個時隙，每個時隙30 ms，其中每個時隙都有2.5 ms的保護時間。DMR標準采用12.5 kHz的信道，并利用雙時隙時分復用方式有效提高信道容量。根據(jù)不同的發(fā)展階段，DMR終端可以工作在直通模式，中轉(zhuǎn)模式和集群模式。無論在哪種工作模式，系統(tǒng)都必須時隙同步，否則無法正常工作。然而，眾多的科研工作者在探討諸如位同步及時隙同步理論算法上花費很大精力，卻鮮有在具體平臺上實現(xiàn)的介紹[6?8]。本文本著設計簡單，易于實現(xiàn)，成本低廉，穩(wěn)定可靠的原則，結(jié)合TI公司TMS320VC5509a平臺，介紹了一種DMR終端時隙同步的設計思路及實現(xiàn)方法。

1 DMR時隙結(jié)構與DSP功能簡介

1.1 DMR幀結(jié)構

按照DMR協(xié)議設計，每個TDMA幀包含2個時隙，每個時隙長30 ms，調(diào)制符號速率為4.8 Kb/s，所以一個時隙可以傳送144個符號288 b的信息，這也稱為一個突發(fā)[2]。如圖1所示為一個突發(fā)的基本結(jié)構，S域為48 b的同步序列或者嵌入信令，P域為攜帶的載荷，根據(jù)語音突發(fā)或者數(shù)據(jù)突發(fā)的不同這216比特攜帶不同的信息。C域?qū)τ谏闲型话l(fā)兩端各為1.25 ms的保護間隔，對于下行突發(fā)為發(fā)送公共控制信令。從時隙同步的角度分析，只關心S域是否包含同步碼，DMR協(xié)議總共設計了6種同步碼，分別用于區(qū)分上下行的語音、數(shù)據(jù)及反向信令，理論上含有同步碼的突發(fā)都可以用來做時隙同步。

圖1 DMR突發(fā)結(jié)構示意圖

1.2 DSP定時器與DMA及MCBSP

TI系列DSP是通用信號處理芯片，具有很強的信號處理能力，本文以TMS320VC5509a為平臺，需要用到定時器MCBSP及DMA[9?10]。定時器有兩個計數(shù)寄存器（PSC和TIM）和兩個周期寄存器（TDDR和PRD）[11]。定時器啟動時，周期寄存器的內(nèi)容復制到計數(shù)寄存器中，時鐘驅(qū)動PSC遞減，當PSC減到零時TIM減1，且重新裝載PRD到PSC。當TIM減到零時，產(chǎn)生定時中斷。假設DSP工作時鐘為192 MHz，則定時器最大定時間隔為5.46 ms。DMA（Direct Memory Access）協(xié)處理器可以通過配置，自動與McBSP同步，提高CPU效率。McBSP為全雙工多通道緩沖串口，可以獨立靈活配置收發(fā)速率及字長選擇。DMA和McBSP配合原理大致如下：DMA控制器通過外設總線與McBSP進行通信，當發(fā)送數(shù)據(jù)時，DMA將數(shù)據(jù)寫入McBSP發(fā)送寄存器，接著通過移位寄存器輸出到發(fā)送腳；當接收數(shù)據(jù)時，接

收腳上收到的數(shù)據(jù)先移位到接收移位寄存器，然后復制到接收緩沖寄存器，在然后復制到接收寄存器，DMA從接收寄存器讀取接收數(shù)據(jù)。結(jié)合DMR協(xié)議時隙結(jié)構及調(diào)制速率，對TMS320VC5509a定時器及McBSP及DMA做如下配置：

（1） TDDR=0xEA5F，PRD=0xF，定時長度5 ms，時隙30 ms剛好是定時器時間片5 ms的整數(shù)倍；

（2） McBSP配置成由外部產(chǎn)生時鐘及幀信號，16位ADC數(shù)據(jù)速率設為38.4 Kb/s，剛好是符號速率的8倍；

（3） DMA接收數(shù)據(jù)塊分配內(nèi)存為384 Word，對應存放5 ms的采樣數(shù)據(jù)的實部和虛部。

2 同步原理與實現(xiàn)

2.1 同步原理

為實現(xiàn)解調(diào)并完整地提取一個突發(fā)的數(shù)據(jù)，解調(diào)器設置一個數(shù)據(jù)緩存區(qū)用于濾波解調(diào)，這個緩存區(qū)至少要大于等于2倍的DMA接收數(shù)據(jù)緩存區(qū)。當DMA中斷產(chǎn)生時，解調(diào)器的數(shù)據(jù)更新一次，保證解調(diào)器緩存中的數(shù)據(jù)是連續(xù)最新的數(shù)據(jù)。更新數(shù)據(jù)后運行解調(diào)和同步搜索算法。當搜索到同步時，根據(jù)同步位置計算出當前DMA中斷產(chǎn)生時的定時器需要定時的時間，然后設置定時器使得定時器的中斷產(chǎn)生與時隙同步。

2.2 同步實現(xiàn)

如圖2所示，當DMA的第n-1個中斷觸發(fā)時，用Data n-1的數(shù)據(jù)更新解調(diào)器數(shù)據(jù)，同時進行解調(diào)和同步搜索，假設搜索到的同步位置為Sp，解調(diào)器緩存的數(shù)據(jù)長度為Sc，則有如下等式：

[Tb=（Sc-Sp）×138.4] （1）

[Tm=Ts-Tb-5] （2）

[Tr=Tm-5×（6-k）+Toffset] （3）

式中：時間單位為ms；k為定時器中斷計數(shù)器，[k∈0，1，2，…，5]，每產(chǎn)生一個定時器中斷，[k=k+1]，當[k≥6]時[k=0]。[Toffset]為處理時延補償時間，可以在實際調(diào)試中確定。式（2）中Ts是由同步碼在突發(fā)中的位置決定的，固定為17.5 ms。

圖2 定時器與DMA中斷配合的時隙同步示意圖

由式（3）得到Tr之后，轉(zhuǎn)換成定時器周期寄存器TDDR和PRD的值，隨后啟動新設置的定時器，在隨后的定時器中斷中重新把TDDR和PRD設置成原來5 ms的定時長度。整個時隙同步過程如圖3所示。

圖3 定時器與DMA中斷配合的時隙同步流程圖

為了防止同步搜索誤檢測到同步序列，可以增大解調(diào)器的緩存數(shù)據(jù)長度，解調(diào)出一個完整的突發(fā)數(shù)據(jù)，按照DMR協(xié)議進行解碼并校驗，如果滿足協(xié)議要求則認為是真的同步，否則認為未檢測到同步。這樣處理的好處是減少了同步誤檢測導致時隙誤調(diào)整的危害，事實上當信噪比比較低的情況下，幀同步誤檢測很容易出現(xiàn)。

3 結(jié) 語

通過實測，本文的方法可以把定時器中斷與時隙邊沿對齊的誤差控制在10 μs之內(nèi)，完全滿足系統(tǒng)的要求。對于一個完整的語音超幀，其時隙漂移也不超過一個采樣點時間，即使偶爾有未檢測到的同步突發(fā)，定時器也能按照原同步持續(xù)工作足夠長時間，這個時間取決于系統(tǒng)參考時鐘的精度。當然，還有很多其他方式也可以用于時隙同步，后續(xù)可以開展更細致的工作比較各自的優(yōu)劣，找到一種更簡單更有效的實現(xiàn)方式。

參考文獻

[1] 鄭祖輝，陸錦華.數(shù)字集群移動通信系統(tǒng)[M].北京：電子工業(yè)出版社，2005.

[2] ETSI. ETSI TS 102 361?1 Electromagnetic compatibility and radio spectrum matters （ERM）， digital mobile radio （DMR）systems， part 1： DMR air interface （AI） protocol [S]. [S.l.]： ETSI， 2007.

[3] ETSI. ETSI TS102361?2 Electromagnetic compatibility and radio spectrum matters （ERM）， digital mobile radio （DMR） systems， part2： DMR voice and generic services and facilities [S]. [S.l.]： ETSI， 2007.

[4] ETSI. ETSI TS102361?3 Electromagnetic compatibility and radio spectrum matters （ERM）， digital mobile radio （DMR） systems， part3： DMR data protocol [S]. [S.l.]： ETSI， 2007.

[5] ETSI. ETSI TS102361?4 Electromagnetic compatibility and radio spectrum matters （ERM）， digital mobile radio（DMR）systems， part4： DMR trunking protocol [S]. [S.l.]： ETSI ， 2007.

[6] 鄭繼禹，林基明.同步理論與技術[M].北京：電子工業(yè)出版社，2002.

[7] 譚雪菲.數(shù)字通信系統(tǒng)中同步技術的研究[D].南京：南京理工大學，2007.

[8] 羅繼芳.DMR系統(tǒng)同步及定時研究[D].西安：西安電子科技大學，2009.

[9] 汪春梅，孫洪波.TMS320C5000系列DSP系統(tǒng)設計與開發(fā)實例[M].北京：電子工業(yè)出版社，2004.

[10] 胡慶鐘，李小剛，吳鈺淳，等.TMS320C55x DSP原理、應用和設計[M].北京：機械工業(yè)出版社，2006.

[11] TI. TMS320VC5509A fixed?point digital signal processors data manual [M/OL]. [2011?04?06]. http：//www.wenku.baidu.com/link？u…

TI系列DSP是通用信號處理芯片，具有很強的信號處理能力，本文以TMS320VC5509a為平臺，需要用到定時器MCBSP及DMA[9?10]。定時器有兩個計數(shù)寄存器（PSC和TIM）和兩個周期寄存器（TDDR和PRD）[11]。定時器啟動時，周期寄存器的內(nèi)容復制到計數(shù)寄存器中，時鐘驅(qū)動PSC遞減，當PSC減到零時TIM減1，且重新裝載PRD到PSC。當TIM減到零時，產(chǎn)生定時中斷。假設DSP工作時鐘為192 MHz，則定時器最大定時間隔為5.46 ms。DMA（Direct Memory Access）協(xié)處理器可以通過配置，自動與McBSP同步，提高CPU效率。McBSP為全雙工多通道緩沖串口，可以獨立靈活配置收發(fā)速率及字長選擇。DMA和McBSP配合原理大致如下：DMA控制器通過外設總線與McBSP進行通信，當發(fā)送數(shù)據(jù)時，DMA將數(shù)據(jù)寫入McBSP發(fā)送寄存器，接著通過移位寄存器輸出到發(fā)送腳；當接收數(shù)據(jù)時，接

收腳上收到的數(shù)據(jù)先移位到接收移位寄存器，然后復制到接收緩沖寄存器，在然后復制到接收寄存器，DMA從接收寄存器讀取接收數(shù)據(jù)。結(jié)合DMR協(xié)議時隙結(jié)構及調(diào)制速率，對TMS320VC5509a定時器及McBSP及DMA做如下配置：

（1） TDDR=0xEA5F，PRD=0xF，定時長度5 ms，時隙30 ms剛好是定時器時間片5 ms的整數(shù)倍；

（2） McBSP配置成由外部產(chǎn)生時鐘及幀信號，16位ADC數(shù)據(jù)速率設為38.4 Kb/s，剛好是符號速率的8倍；

（3） DMA接收數(shù)據(jù)塊分配內(nèi)存為384 Word，對應存放5 ms的采樣數(shù)據(jù)的實部和虛部。

2 同步原理與實現(xiàn)

2.1 同步原理

為實現(xiàn)解調(diào)并完整地提取一個突發(fā)的數(shù)據(jù)，解調(diào)器設置一個數(shù)據(jù)緩存區(qū)用于濾波解調(diào)，這個緩存區(qū)至少要大于等于2倍的DMA接收數(shù)據(jù)緩存區(qū)。當DMA中斷產(chǎn)生時，解調(diào)器的數(shù)據(jù)更新一次，保證解調(diào)器緩存中的數(shù)據(jù)是連續(xù)最新的數(shù)據(jù)。更新數(shù)據(jù)后運行解調(diào)和同步搜索算法。當搜索到同步時，根據(jù)同步位置計算出當前DMA中斷產(chǎn)生時的定時器需要定時的時間，然后設置定時器使得定時器的中斷產(chǎn)生與時隙同步。

2.2 同步實現(xiàn)

如圖2所示，當DMA的第n-1個中斷觸發(fā)時，用Data n-1的數(shù)據(jù)更新解調(diào)器數(shù)據(jù)，同時進行解調(diào)和同步搜索，假設搜索到的同步位置為Sp，解調(diào)器緩存的數(shù)據(jù)長度為Sc，則有如下等式：

[Tb=（Sc-Sp）×138.4] （1）

[Tm=Ts-Tb-5] （2）

[Tr=Tm-5×（6-k）+Toffset] （3）

式中：時間單位為ms；k為定時器中斷計數(shù)器，[k∈0，1，2，…，5]，每產(chǎn)生一個定時器中斷，[k=k+1]，當[k≥6]時[k=0]。[Toffset]為處理時延補償時間，可以在實際調(diào)試中確定。式（2）中Ts是由同步碼在突發(fā)中的位置決定的，固定為17.5 ms。

圖2 定時器與DMA中斷配合的時隙同步示意圖

由式（3）得到Tr之后，轉(zhuǎn)換成定時器周期寄存器TDDR和PRD的值，隨后啟動新設置的定時器，在隨后的定時器中斷中重新把TDDR和PRD設置成原來5 ms的定時長度。整個時隙同步過程如圖3所示。

圖3 定時器與DMA中斷配合的時隙同步流程圖

為了防止同步搜索誤檢測到同步序列，可以增大解調(diào)器的緩存數(shù)據(jù)長度，解調(diào)出一個完整的突發(fā)數(shù)據(jù)，按照DMR協(xié)議進行解碼并校驗，如果滿足協(xié)議要求則認為是真的同步，否則認為未檢測到同步。這樣處理的好處是減少了同步誤檢測導致時隙誤調(diào)整的危害，事實上當信噪比比較低的情況下，幀同步誤檢測很容易出現(xiàn)。

3 結(jié) 語

通過實測，本文的方法可以把定時器中斷與時隙邊沿對齊的誤差控制在10 μs之內(nèi)，完全滿足系統(tǒng)的要求。對于一個完整的語音超幀，其時隙漂移也不超過一個采樣點時間，即使偶爾有未檢測到的同步突發(fā)，定時器也能按照原同步持續(xù)工作足夠長時間，這個時間取決于系統(tǒng)參考時鐘的精度。當然，還有很多其他方式也可以用于時隙同步，后續(xù)可以開展更細致的工作比較各自的優(yōu)劣，找到一種更簡單更有效的實現(xiàn)方式。

參考文獻

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TI系列DSP是通用信號處理芯片，具有很強的信號處理能力，本文以TMS320VC5509a為平臺，需要用到定時器MCBSP及DMA[9?10]。定時器有兩個計數(shù)寄存器（PSC和TIM）和兩個周期寄存器（TDDR和PRD）[11]。定時器啟動時，周期寄存器的內(nèi)容復制到計數(shù)寄存器中，時鐘驅(qū)動PSC遞減，當PSC減到零時TIM減1，且重新裝載PRD到PSC。當TIM減到零時，產(chǎn)生定時中斷。假設DSP工作時鐘為192 MHz，則定時器最大定時間隔為5.46 ms。DMA（Direct Memory Access）協(xié)處理器可以通過配置，自動與McBSP同步，提高CPU效率。McBSP為全雙工多通道緩沖串口，可以獨立靈活配置收發(fā)速率及字長選擇。DMA和McBSP配合原理大致如下：DMA控制器通過外設總線與McBSP進行通信，當發(fā)送數(shù)據(jù)時，DMA將數(shù)據(jù)寫入McBSP發(fā)送寄存器，接著通過移位寄存器輸出到發(fā)送腳；當接收數(shù)據(jù)時，接

收腳上收到的數(shù)據(jù)先移位到接收移位寄存器，然后復制到接收緩沖寄存器，在然后復制到接收寄存器，DMA從接收寄存器讀取接收數(shù)據(jù)。結(jié)合DMR協(xié)議時隙結(jié)構及調(diào)制速率，對TMS320VC5509a定時器及McBSP及DMA做如下配置：

（1） TDDR=0xEA5F，PRD=0xF，定時長度5 ms，時隙30 ms剛好是定時器時間片5 ms的整數(shù)倍；

（2） McBSP配置成由外部產(chǎn)生時鐘及幀信號，16位ADC數(shù)據(jù)速率設為38.4 Kb/s，剛好是符號速率的8倍；

（3） DMA接收數(shù)據(jù)塊分配內(nèi)存為384 Word，對應存放5 ms的采樣數(shù)據(jù)的實部和虛部。

2 同步原理與實現(xiàn)

2.1 同步原理

為實現(xiàn)解調(diào)并完整地提取一個突發(fā)的數(shù)據(jù)，解調(diào)器設置一個數(shù)據(jù)緩存區(qū)用于濾波解調(diào)，這個緩存區(qū)至少要大于等于2倍的DMA接收數(shù)據(jù)緩存區(qū)。當DMA中斷產(chǎn)生時，解調(diào)器的數(shù)據(jù)更新一次，保證解調(diào)器緩存中的數(shù)據(jù)是連續(xù)最新的數(shù)據(jù)。更新數(shù)據(jù)后運行解調(diào)和同步搜索算法。當搜索到同步時，根據(jù)同步位置計算出當前DMA中斷產(chǎn)生時的定時器需要定時的時間，然后設置定時器使得定時器的中斷產(chǎn)生與時隙同步。

2.2 同步實現(xiàn)

如圖2所示，當DMA的第n-1個中斷觸發(fā)時，用Data n-1的數(shù)據(jù)更新解調(diào)器數(shù)據(jù)，同時進行解調(diào)和同步搜索，假設搜索到的同步位置為Sp，解調(diào)器緩存的數(shù)據(jù)長度為Sc，則有如下等式：

[Tb=（Sc-Sp）×138.4] （1）

[Tm=Ts-Tb-5] （2）

[Tr=Tm-5×（6-k）+Toffset] （3）

式中：時間單位為ms；k為定時器中斷計數(shù)器，[k∈0，1，2，…，5]，每產(chǎn)生一個定時器中斷，[k=k+1]，當[k≥6]時[k=0]。[Toffset]為處理時延補償時間，可以在實際調(diào)試中確定。式（2）中Ts是由同步碼在突發(fā)中的位置決定的，固定為17.5 ms。

圖2 定時器與DMA中斷配合的時隙同步示意圖

由式（3）得到Tr之后，轉(zhuǎn)換成定時器周期寄存器TDDR和PRD的值，隨后啟動新設置的定時器，在隨后的定時器中斷中重新把TDDR和PRD設置成原來5 ms的定時長度。整個時隙同步過程如圖3所示。

圖3 定時器與DMA中斷配合的時隙同步流程圖

為了防止同步搜索誤檢測到同步序列，可以增大解調(diào)器的緩存數(shù)據(jù)長度，解調(diào)出一個完整的突發(fā)數(shù)據(jù)，按照DMR協(xié)議進行解碼并校驗，如果滿足協(xié)議要求則認為是真的同步，否則認為未檢測到同步。這樣處理的好處是減少了同步誤檢測導致時隙誤調(diào)整的危害，事實上當信噪比比較低的情況下，幀同步誤檢測很容易出現(xiàn)。

3 結(jié) 語

通過實測，本文的方法可以把定時器中斷與時隙邊沿對齊的誤差控制在10 μs之內(nèi)，完全滿足系統(tǒng)的要求。對于一個完整的語音超幀，其時隙漂移也不超過一個采樣點時間，即使偶爾有未檢測到的同步突發(fā)，定時器也能按照原同步持續(xù)工作足夠長時間，這個時間取決于系統(tǒng)參考時鐘的精度。當然，還有很多其他方式也可以用于時隙同步，后續(xù)可以開展更細致的工作比較各自的優(yōu)劣，找到一種更簡單更有效的實現(xiàn)方式。

參考文獻

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