流水線型ADC數(shù)字校正電路設(shè)計

龔 駿

（哈爾濱工業(yè)大學，黑龍江 哈爾濱 150006）

1 課題來源及研究的目的和意義

1.1 課題來源

醫(yī)用、商用以及軍用的數(shù)模混合電子系統(tǒng)中的模數(shù)轉(zhuǎn)換器（ADC，Analog to Digital Converter）。

圖1 ADC 在數(shù)字信號處理中的應(yīng)用

1.2 研究的目的和意義

自然界中的原始信號大都為模擬信號，傳統(tǒng)方法是利用模擬電路處理這些連續(xù)的信號。隨著電子科技的迅猛發(fā)展，在許多領(lǐng)域中，傳統(tǒng)的模擬電路逐漸被速度快、成本低、魯棒性好的數(shù)字電路所取代。 近些年來，隨著集成電路（IC，Integrated Circuit）工藝的迅猛發(fā)展， 全球高新科技領(lǐng)域的數(shù)字化程度正在不斷加深。 作為連接數(shù)字域和模擬域兩大橋梁之一的模數(shù)轉(zhuǎn)（ADC，Analog to Digital Converter）已經(jīng)成為了許多電路系統(tǒng)的重要組成部分，廣泛地應(yīng)用于各種醫(yī)用、商用以及軍用的數(shù)?；旌想娮酉到y(tǒng)中。

隨著對ADC 需求與日劇增的同時， 人們對其性能的要求也在不斷地提高。如今在很多電路系統(tǒng)設(shè)計中，ADC 已經(jīng)成為制約系統(tǒng)工作頻率的瓶頸[1]。 因此，高速度高精度ADC 的實現(xiàn)已成為了時下研究的熱點。

然而，在實際的ADC 設(shè)計中，由于受到芯片成本、面積、功耗和工藝等諸多方面因素的制約， 高速度和高精度往往是相互對立的。 高分辨率的ADC 很難做到高轉(zhuǎn)換速率，而高轉(zhuǎn)換速率的ADC 很難做到高分辨率和低功耗。 例如：Sigma delta ADC 的分辨率能夠達到24 位，是目前為止精度最高的ADC，但是速度只能接近最初流水線型ADC 的1.5MS/s 的速度； 速度最快的ADC 無疑是全并行的Flash ADC，速度可以達到GS/s 級，但是在這種速度下，分辨率卻普遍低于8 位；而流水線型ADC 在分辨率為15 位時轉(zhuǎn)換速度仍可以超過200MS/s[2]。相對于其他類型結(jié)構(gòu)的ADC，流水線型ADC（Pipelined ADC）在實現(xiàn)較高精度的同時，仍可以保持較高的速度和較低的功耗，可以在速度、精度、功耗和芯片面積之間達到最好的折中[3]。 流水線型ADC 可以提供優(yōu)異的動態(tài)性能，能夠滿足現(xiàn)代數(shù)字無線通信系統(tǒng)、高精度成像系統(tǒng)、 高速數(shù)據(jù)采集系統(tǒng)等對A/D 轉(zhuǎn)換器高速度、 高精度的要求。因此應(yīng)用范圍十分廣泛，已經(jīng)成為各種模數(shù)轉(zhuǎn)換結(jié)構(gòu)中的主流，自然也是近幾年國內(nèi)外研究的熱點。

在現(xiàn)行的工藝水平下，由于受到熱燥聲、時鐘抖動、開關(guān)電荷注入、時鐘饋通、比較器失調(diào)、運放有限增益以及電容失配等諸多方面因素的影響，流水線型ADC 的轉(zhuǎn)換精度一般被限制在10 位左右[4]。 因此，為了滿足更高的精度需求，就必需使用相關(guān)的誤差校正技術(shù)。 數(shù)字后臺校正技術(shù)可以突破芯片工藝條件和電路設(shè)計水平的限制，而且流水線型ADC 的結(jié)構(gòu)也易于采用數(shù)字后臺校正技術(shù)。 使用數(shù)字后臺校正技術(shù)也方便和后端數(shù)字信號處理電路在同一芯片集成，是現(xiàn)在主流的校正技術(shù)[5]。

2 國內(nèi)外在該方向的研究現(xiàn)狀及分析

經(jīng)過三十多年來的行業(yè)和學術(shù)研究上的發(fā)展，ADC 的研發(fā)與設(shè)計已逐漸成熟。 自從1999年來，國外的ADC 發(fā)展速度異常迅猛。 國外諸如MIT、U.C.Berkeley 等大學和知名研究機構(gòu)有大批研究人員從事各種ADC 的研發(fā)工作， 目標主要集中在新型ADC、系統(tǒng)結(jié)構(gòu)、單元電路和具體技術(shù)難點的突破。 此外在工業(yè)界，ADI、TI、Linear、Maxim、NXP 等 國 際 知 名 公 司 則 主 要 對 已 經(jīng)證實為準確、可靠的A/D 轉(zhuǎn)換技術(shù)，從設(shè)計、工藝、生產(chǎn)成本等各方面進行改進和完善。 重視工程化、實用化研究，從而讓這些技術(shù)和產(chǎn)品盡快應(yīng)用于新一代A/D 轉(zhuǎn)換器、通信、DSP 系統(tǒng)等軍用民用領(lǐng)域。

國內(nèi)ADC 發(fā)展由于起步比較晚，主要是由復(fù)旦大學、清華大學、上海交通大學等高?？蒲袡C構(gòu)在研究設(shè)計。 此外在工藝上國內(nèi)該領(lǐng)域也與國外的工藝技術(shù)存在著很大的差距， 科研水平和技術(shù)水平都比較落后。 不過近幾年來隨著市場經(jīng)濟的不斷發(fā)展，也為了能夠逐步的滿足國內(nèi)市場對于ADC 的需求，無論是工業(yè)界還是在實驗室中都加大了對ADC 的研究研究和投入，也取得了一定的成就[6]。

2.1 高速度

轉(zhuǎn)換速度作為模數(shù)轉(zhuǎn)換器的一個重要指標，為了能夠滿足高速的數(shù)字信號的處理要求，必須得到不斷提高。 目前提高速度的方式一般是采用高速的ADC 結(jié)構(gòu)，如采用全并行（Flash）模數(shù)轉(zhuǎn)換技術(shù)、流水線型轉(zhuǎn)換技術(shù)、時間交織模數(shù)轉(zhuǎn)換技術(shù)。 現(xiàn)階段流水線ADC 速度已突破200MS/s，F(xiàn)lash ADC 速度突破10GS/s，時間交織ADC 速度甚至達到了40GS/s，就連以分辨率為主要性能指標的sigma delta 型ADC 也突破了25MS/s 的速度[2]。 在未來的發(fā)展道路上，隨著工藝技術(shù)的日益提高，更高速度的ADC 也不再遙不可及。

2.2 高分辨率

分辨率指的是圖像能分辨的程度， 它是對精度的一種體現(xiàn)。 現(xiàn)代隨著多媒體技術(shù)的高速發(fā)展，這就要求數(shù)字信號能夠具有更大的動態(tài)范圍， 隨之而來的就是需要將模擬信號轉(zhuǎn)化成數(shù)字信號的模數(shù)轉(zhuǎn)換器有更高的精度， 即需要更多位數(shù)的有效分辨率。 目前國際上具有較高分辨率的結(jié)構(gòu)有低中速率的sigma delta 型ADC、流水線型ADC 以及折疊插值型ADC。 其中過采樣的Sigma-delta 型ADC 的分辨率達到了24 位以上。如TI 公司的ADS1258，其分辨率為24 位，它在音頻設(shè)備上得到了廣泛的應(yīng)用[7]。

2.3 低電壓、低功耗

ADC 的設(shè)計除了要求有高速度和高分辨率之外，一項重要的性能指標就是功耗。 低電壓、低功耗是當今電子產(chǎn)業(yè)不可避免的發(fā)展要求，主要原因可以從兩個方面進行考慮：第一、能夠節(jié)約能源；第二、低電壓能夠通過電池供電來使用產(chǎn)品，還能夠增加電池的使用時間，方便用戶攜帶。 現(xiàn)在低功耗ADC 的功率已降到了幾十毫瓦，使得智能手機、便攜式音箱設(shè)備和醫(yī)療設(shè)備等成為可能[8]。

2.4 混合信號處理（Mixed Signal Processing）方向

在微電子行業(yè)領(lǐng)域技術(shù)的迅猛發(fā)展以及CMOS 超大規(guī)模集成電路（Very Large Scale Integration）技術(shù)水平的快速提高，把數(shù)字信號處理器及其他標準數(shù)字器件與ADC 集成于同一芯片上， 從而構(gòu)成一個混合信號處理器是集成電路產(chǎn)業(yè)未來發(fā)展的趨勢。這樣做可以提高芯片的集成度，與此同時也降低了芯片在制造和封裝過程工序的成本， 除此之外還能節(jié)省和減少外圍電路，降低電路的功耗，提升芯片的運行效率。 這對于系統(tǒng)/設(shè)備生產(chǎn)商來說將意味著更短的開發(fā)周期、 更小的封裝面積和更加穩(wěn)定的產(chǎn)品性能[6]。

2.5 向CMOS 工藝發(fā)展

電路的設(shè)計是以工藝為基礎(chǔ)建立的，同時電路結(jié)構(gòu)的發(fā)展又促使工藝的提高，從而滿足設(shè)計的需要，兩者相互促進，相互依存。近年來由于集成電路制造工藝的不斷演進，模擬電路也被不斷地移植到深亞微米甚至納米尺度的CMOS 工藝上去， 芯片封裝面積也越來越小。 這樣一來既可以提高產(chǎn)品的集成度，同時也降低了封裝成本。 因而嘗試將混合信號功能從昂貴、復(fù)雜的專業(yè)型工藝向主流的CMOS 型工藝轉(zhuǎn)化是ADC 研發(fā)的另一個趨勢[9]。

3 主要研究內(nèi)容及研究方案

3.1 主要研究內(nèi)容

首先，從研究數(shù)模轉(zhuǎn)換器的電路結(jié)構(gòu)出發(fā)，針對運算放大器的非理想性因素以及電容失配對誤差因素的影響， 分析總結(jié)流水線型ADC 傳統(tǒng)實現(xiàn)的設(shè)計約束。 在此之上研究并提出新的流水線型ADC 的數(shù)字校正方，在數(shù)字信號處理中對誤差進行校正案，提高ADC 系統(tǒng)的性能，降低對模擬電路的性能要求，把電路復(fù)雜度從模擬領(lǐng)域轉(zhuǎn)移到數(shù)字領(lǐng)域， 從而有效地降低系統(tǒng)功耗。 然后完成數(shù)字校正系統(tǒng)方案的建模，并進行行為級驗證。

根據(jù)提出的數(shù)字校正方案進行電路結(jié)構(gòu)的設(shè)計，并用硬件描述語言Verilog HDL 代碼實現(xiàn)， 對生成的Verilog 代碼進行功能仿真、時序分析等；待功能仿真正確無誤之后，利用綜合軟件（Design Compile）結(jié)合工藝庫文件進行綜合。

3.2 研究方案

3.2.1 首先了解ADC 的基本工作原理

ADC 是模擬系統(tǒng)通向數(shù)字系統(tǒng)的接口，其工作是對輸入的模擬信號進行采樣，把這些采樣值通過量化和編碼，最后得到所需要的數(shù)字量。因為數(shù)字量的取值是離散的，而模擬量的取值是連續(xù)的，所以這種表示只能是近似的表示。 其工作框圖如下圖2所示。

圖2 ADC 系統(tǒng)框圖

抗混疊濾波器防止諧波或者高頻信號折疊到基帶上，得到理想的頻率設(shè)計范圍。 采樣/保持電路在時鐘電路控制下，將連續(xù)的輸入信號變?yōu)楣潭〞r鐘間隔的離散信號。 量化電路將經(jīng)過采樣/保持電路生成的離散信號進行幅值量化，從而轉(zhuǎn)換成數(shù)字碼。 編碼電路將量化后的數(shù)字碼轉(zhuǎn)化成二進制碼，方便后續(xù)的數(shù)字電路進行處理。

3.2.2 流水線型ADC 的基本工作原理

流水線型ADC 由前端采樣保持電路 （SHA，Sample-Hold-Amplifier）、各級子流水線ADC、延時單元（Delay Elements）以及數(shù)字處理單元（Digital Correction）構(gòu)成。 以下為其工作框圖[10]，如下圖3 所示。

圖3 流水線型ADC 系統(tǒng)結(jié)構(gòu)框圖

采樣保持電路對輸入的模擬信號進行處理，將處理后信號傳輸?shù)阶蛹壛魉€型ADC 中。 各級子流水線ADC 的結(jié)構(gòu)基本相同，除最后一級之外，其余的每一級子流水線ADC 的輸出分為兩個部分：一部分輸出到延遲對準寄存器中；另一部分作為下一子流水線ADC 電路的輸入。 最后一級電路由于沒有下一級子流水線ADC 電路，直接將結(jié)果輸出到延遲對準寄存器中。 最后，將延遲對準寄存器中的數(shù)字碼錯位相加， 得到最終的數(shù)字輸出碼。

每一子流水線ADC 均包括采樣保持電路模塊（S/H）、高速低精度的子級模數(shù)轉(zhuǎn)換器 （Sub ADC）和子級數(shù)模轉(zhuǎn)換器（Sub DAC）、 減法器模塊以及殘差增益模塊。 其中的采樣保持模塊、Sub DAC、 減法器模塊和殘差增益模塊構(gòu)成乘法型數(shù)模轉(zhuǎn)換器（MDAC，Multiplying Digital-to-Analog Convertor）。 子流水線ADC的電路結(jié)構(gòu)如下圖4 所示。

圖4 子級流水線ADC 結(jié)構(gòu)框圖

采樣保持電路對輸入的模擬信號Vin 進行采樣， 同時Sub ADC 將輸入Vin 轉(zhuǎn)化為K 位數(shù)據(jù)輸出。然后Sub DAC 將K 位數(shù)字信號還原成模擬信號， 再與被采樣的輸入信號相減得到殘差信號。 將殘差信號通過殘差增益模塊精確放大倍之后輸出到下一級子流水線ADC， 作為下一級子流水線ADC 的輸入信號，這樣做的好處是使下一級子模塊可以使用相同的參考電平。 該過程一直重復(fù)到最后一級。 因為最后一級后面不再跟有子流水線ADC，所以就不必具有減法和放大殘差功能，通常最后一級采用Flash 結(jié)構(gòu)。

由上可知，為了能夠提高流水線ADC 的工作速率，相鄰的子級電路在一個完整的周期內(nèi)需要交替工作在采樣或放大狀態(tài)。也就是說，奇數(shù)級工作在采樣狀態(tài)時偶數(shù)級就工作在放大狀態(tài)，反之，奇數(shù)級工作在放大狀態(tài)時偶數(shù)級就工作在采樣狀態(tài)。

3.2.3 數(shù)字電路校正方案

（1）碼域均衡（Code Domain Equalization）。 數(shù)字電路可以對流水線ADC 的主要誤差包括非線性誤差進行建模，并可以通過自適應(yīng)均衡的技術(shù)得以校準。 這種技術(shù)通常需要輸入ADC—個已知的測試信號來實現(xiàn)。 最常用的一種辦法就是引入一個的低速高精度ADC （Slow-but-Accurate ADC）， 也叫做參考ADC（Reference ADC）來估計并糾正主ADC（Main ADC）的非理想因素造成的誤差。

主ADC 是一個高速低精度的ADC （Fast-but-Inaccurate ADC），將主ADC 與參考ADC 并行連接，參考ADC 的工作頻率是主ADC 的1/M。 參考ADC 每M個時鐘周期對輸入信號進行一次采樣。 將主ADC 與參考ADC 二者進行并行的連接。 連接后，參考數(shù)模轉(zhuǎn)換器的工作頻率是主數(shù)模轉(zhuǎn)換器的1/M。 前者每M個時鐘周期對輸入信號進行一次采樣。通過輸入信號的采樣，將主ADC 的輸出連接到自適應(yīng)FIR 濾波器上， 這個濾波器的系數(shù)由參考ADC 輸出端的濾波器經(jīng)過最小均方 （Least Mean Square）算法計算而得到，從而得到一個較為精確地數(shù)字輸出。需要注意的是，這種方法雖然可以校正一些線性誤差，如電容失配誤差、輸入失調(diào)誤差、運放有限增益誤差等，但不能校準運放增益變化導(dǎo)致的非線性誤差[11]。

（2）分裂法（Split ADC technique）。 相比利用參考ADC 校準的技術(shù)，Split ADC 校準技術(shù)能在幾乎不增加模擬設(shè)計難度的條件下，提供全數(shù)字式的后臺校準，這種方法的原理是通過將單個的ADC 分成兩個ADC，分裂后的每個ADC 只有原先的ADC 一半的面積和熱噪底。 而分裂后的兩個ADC 除了殘差傳輸曲線外完全一樣。 兩個分裂后的ADC 的通道在相同的時鐘下輸入相同的模擬信號，而不是采用時間交織（Time Interleaved）技術(shù)。 經(jīng)過上述校準技術(shù)：Split ADC 的面積和功耗相對于一個單個的ADC是不變的。 在理論情況下，兩個分裂后的ADC 會輸出相同的結(jié)果。 但實際上，由于存在ADC 本身的誤差，兩個ADC 的輸出信號是仍然存在一定的差異的。 因此，兩個輸出信號的差值，即誤差信號，可以采用均衡的算法進行校準，通過算法對兩個輸入信號的差值校準，可以減小信號之間的誤差。由于信號和兩個ADC的誤差有著較高的相關(guān)性，分裂法能夠保證高速的數(shù)字校準。

實際情況下， 精密的設(shè)計也存在著器件參數(shù)值失配的誤差。 由于這些誤差的存在，兩個ADC 的殘差放大曲線是不完全相同的，因此分裂法降低了算法收斂到錯誤狀態(tài)的可能性，使得校準技術(shù)的魯棒性（Robust）更強[12]。

（3）偽隨機噪聲（PN，Pseudorandom Noise）校正算法。 偽隨機噪聲是一個偽隨機信號， 和除自身外的任何信號的長期相關(guān)都趨近于0，方差為1。隨機噪聲序列也是一個偽隨機序列，由-1和+1 的序列組成，均值為0，方差為1。

在流水線ADC 信號處理通路中注入適當幅值的隨機擾動， 經(jīng)由隨機擾動使得隨機測試信號得到與輸入信號相同過程的處理， 在這類處理中可以攜帶與輸入信號處理過程中同樣的誤差因子。 這種校正方法是將隨機碼攜帶的誤差在數(shù)字域中檢測出來，并且在數(shù)字域中對原信號進行校正。 除此之外，也可以用偽隨機碼校正方法與低速高精度ADC 相結(jié)合的方法對子模數(shù)轉(zhuǎn)換器的輸入?yún)⒖茧妷哼M行調(diào)制， 通過調(diào)制來消除電容失配誤差。 由于偽隨機碼在大量統(tǒng)計點平均的情況下其均值才趨于零， 所以這種校正方法往往需要較多的采樣點來達到收斂的效果。 一般來說，校正精度為N 位的流水線ADC 至少需要個采樣點[5]。

（4）跳補法（Skip&Fill）。 跳補法校準技術(shù)的原理是：在輸入模擬采樣信號的轉(zhuǎn)換過程中，周期性的或非周期性的跳過（skip）一個轉(zhuǎn)換時隙， 而跳過的這個釆樣值的數(shù)字輸出可以用數(shù)字處理 的 方 式 來 填 補 （fill）， 比 如 非 線 性 插 值（Nonlinear interpolation）的方式。 因此，這個被跳過的轉(zhuǎn)換周期可以用來做數(shù)字校準。

在大多數(shù)的實際應(yīng)用中，后臺的數(shù)字校準技術(shù)需要至少一個采樣時鐘周期來完成校準功能。 如果模數(shù)轉(zhuǎn)換器（ADC）每次采樣一次模擬輸入就校準一次，可以追蹤到跟ADC 的溫度變化以及器件老化等外界因素相關(guān)的參數(shù)， 這樣一來也會大大的降低了ADC 的轉(zhuǎn)換速率， 從而增加了模數(shù)轉(zhuǎn)換器大量的消耗功率。

跳補法技術(shù)能夠提供給校準電路空余的采樣時隙來進行數(shù)字校準，使校準工作模式從前臺轉(zhuǎn)到后臺，這種技術(shù)不需要大規(guī)模的改動模擬電路， 對于電路的整體功耗和性能沒有大的影響，同時跳補法技術(shù)也降低了校準給ADC 模數(shù)轉(zhuǎn)換器轉(zhuǎn)換速度帶來的不良影響[13]。

4 進度安排及預(yù)期達到的目標

熟悉數(shù)字集成電路設(shè)計的步驟， 熟練使用Verilog HDL 語言進行電路設(shè)計。 能夠獨立完成查閱資料，搜集信息，設(shè)計電路結(jié)構(gòu)以及最后的功能實現(xiàn)及仿真。 完成流水線型ADC 校正電路所需的性能指標，向著高轉(zhuǎn)換精度、高轉(zhuǎn)換速率、低電壓、低功耗、低噪聲的流水線型ADC 的不斷努力。

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