基于FPGA的多路衛(wèi)星信號處理系統(tǒng)的設(shè)計實現(xiàn)

曹晨 唐靈麗

【摘要】 衛(wèi)星通信是當(dāng)前重要的通信手段之一。針對原有單路解調(diào)器的不足，本文提出利用軟件無線電思想，通過FPGA構(gòu)建一種多路衛(wèi)星信號處理系統(tǒng)。論述了數(shù)字下變頻（DDC）、解調(diào)、數(shù)據(jù)通路等關(guān)鍵點(diǎn)的設(shè)計思路。最終實現(xiàn)的系統(tǒng)可同時處理八路衛(wèi)星信號，并通過實驗驗證，完全達(dá)到設(shè)計預(yù)期。并且該系統(tǒng)具有靈活性、可擴(kuò)展性等多種優(yōu)勢，有良好的應(yīng)用前景。

【關(guān)鍵詞】 衛(wèi)星通信 數(shù)字下變頻 解調(diào) FPGA

一、引言

在通信手段越來越豐富的今天，衛(wèi)星通信因其具有通信距離遠(yuǎn)、覆蓋范圍廣、通信線路多，容量大、安全性好等優(yōu)點(diǎn)，在民用、軍事通信系統(tǒng)中都占有相當(dāng)重要的地位。隨著通信技術(shù)的發(fā)展，衛(wèi)星傳輸帶寬不斷增加，傳統(tǒng)解調(diào)器已不能滿足對衛(wèi)星信號處理的要求。隨著軟件無線電思想（構(gòu)建一個模塊化程度高、開放性強(qiáng)的通用平臺，將各種要實現(xiàn)的功能用軟件編程來實現(xiàn)，并使A/D器件盡可能地靠近射頻天線，讓所有的信號處理都在數(shù)字域中進(jìn)行）[1]思想的日益普及和電子器件的發(fā)展，越來越多的新型衛(wèi)星信號處理系統(tǒng)涌現(xiàn)出來。

本文所述系統(tǒng)正是基于軟件無線電思想，直接用ADC對70MHz中頻，帶寬40MHz的衛(wèi)星信號進(jìn)行整帶采樣，然后使用FPGA對帶寬內(nèi)任意8個符號速率為32kbps～1024kbps的調(diào)制信號進(jìn)行實時DDC、解調(diào)處理，解調(diào)方式多種可選，并將數(shù)據(jù)通過PCIE總線輸出至計算機(jī)進(jìn)行后續(xù)處理或存儲。

二、系統(tǒng)方案

整個系統(tǒng)由一塊PCIE板卡和標(biāo)準(zhǔn)服務(wù)器組成，框圖如圖1所示。衛(wèi)星信號首先經(jīng)過ADC進(jìn)行數(shù)字化，ADC的采樣速率是180MSps，轉(zhuǎn)換精度為16位，完全滿足奈奎斯特準(zhǔn)則[2]要求。PCIE板卡完成衛(wèi)星信號的數(shù)字化和處理，并將數(shù)據(jù)通過PCIE接口輸出到服務(wù)器進(jìn)行后處理或存儲。

整個系統(tǒng)的核心是FPGA，完成多路衛(wèi)星信號的處理、數(shù)據(jù)的合路以及與服務(wù)器的PCIE接口。FPGA選擇綜合邏輯資源的使用情況、性能、價格等因素，最終選用XILINX公司的Virtex-5 SX系列實現(xiàn)。此系列FPGA提供了幾百個專用的高性能信號處理資源DSP48E1。每個DSP48E1中包括一個25×18的二進(jìn)制補(bǔ)碼乘法器，一個預(yù)加法器和一個算術(shù)邏輯單元。乘法器帶有可選的流水線寄存器，可以提高乘法運(yùn)算的速率；算術(shù)邏輯單元可以配置成三輸入的加/減法器或二輸入的邏輯單元；DSP48E1 的專用層疊走線能夠方便的和其他DSP48E1進(jìn)行互連以實現(xiàn)寬位運(yùn)算。

三、設(shè)計要點(diǎn)

FPGA中的各功能模塊中，DDC模塊、解調(diào)模塊和數(shù)據(jù)合路模塊是設(shè)計的要點(diǎn)，其設(shè)計的好壞直接影響衛(wèi)星信號處理的效果和使用的資源情況。

3.1 變帶寬窄帶DDC的設(shè)計

DDC 是A/D 變換后首先要完成的處理工作，是系統(tǒng)中數(shù)字處理運(yùn)算量最大的部分，也是最難完成的部分。其最重要的功能有兩個： 第一，將包含所有信道的帶寬信號進(jìn)行信道分離，分別提取需要的窄帶信號； 第二，對于分離后的窄帶信號，可以大大地降低采樣頻率，這也就意味著可以大大降低數(shù)據(jù)量，以減輕基帶處理部分對DSP 的計算需求壓力。[3]DDC包括數(shù)字下變頻、低通濾波、自動增益控制和采樣速率變換。其實現(xiàn)框圖如圖2所示：

為了保證DDC的性能，在變頻時采用16位高精度的DDS來產(chǎn)生相互正交的本振頻率；頻率分辨率達(dá)到0.2Hz，無雜散動態(tài)范圍96dB。低通濾波采用CIC、可變帶寬FIR和匹配FIR三級級聯(lián)的方式實現(xiàn)，保證對帶外干擾和鏡像有足夠的抑制。由于輸入的中頻信號帶內(nèi)信號分布情況復(fù)雜，單個信號帶寬和功率變化范圍也比較大，在處理時既要適應(yīng)能量大的載波又要兼顧小載波。為了解決這個問題，在變頻過程中設(shè)計兩級AGC，保證各級處理的輸入信號能量均衡。

此外采樣速率變換上，一般的數(shù)字正交解調(diào)系統(tǒng)，在恢復(fù)碼元時要求碼元速率與DDC抽取系統(tǒng)的輸出速率滿足一定的整數(shù)倍關(guān)系，以4倍為例，DDC需要將180M時鐘變換到32kbps～2048kbps范圍內(nèi)任意速率的4倍。若以常規(guī)先整數(shù)倍內(nèi)插再整數(shù)倍抽取的方式來實現(xiàn)，不僅實現(xiàn)的復(fù)雜度相當(dāng)高，甚至某些速率變換是無法實現(xiàn)的。這里我們設(shè)計一種由8相FIR濾波器加由數(shù)控單元控制的抽取器組成的多相抽取FIR多相濾波器，來實現(xiàn)任意速率抽取。這種濾波器經(jīng)過NCU的精確控制不僅能夠改變采樣速率還可以用來調(diào)整定時誤差，為后續(xù)的信號處理節(jié)省大量運(yùn)算資源。

3.2 多制式通用解調(diào)環(huán)路設(shè)計

解調(diào)模塊要實現(xiàn)BPSK、QPSK、8PSK、OQPSK、16QAM的解調(diào)功能，且每路解調(diào)方式靈活可變。對數(shù)字解調(diào)系統(tǒng)來說，實現(xiàn)解調(diào)的關(guān)鍵在于時鐘同步和載波同步[4]。一般來說，對BPSK、QPSK、8PSK和OQPSK這類恒包絡(luò)調(diào)制信號，定時誤差檢測一般采用Gardner、早遲門等，而16QAM這類調(diào)幅信號定時檢測一般采用平方法。對載波恢復(fù)來說，這幾種調(diào)制方式相對應(yīng)的載波恢復(fù)環(huán)路就更加的復(fù)雜。常見的有平方環(huán)、逆調(diào)制環(huán)、松尾環(huán)、科斯塔斯環(huán)、判決反饋環(huán)等等。如果每種解調(diào)都采用一套定時和載波環(huán)路，那么其運(yùn)算量將是單卡遠(yuǎn)遠(yuǎn)無法承受的。只有盡可能的采用相同的同步算法，才能在運(yùn)算資源非常有限的情況下，滿足系統(tǒng)要求。為此我們設(shè)計一種通用的同步環(huán)路，來適應(yīng)多種調(diào)制方式，其原理如圖3所示。

Gardner、早遲門和平方法這三種定時提取方法主要區(qū)別在于對輸入速率的要求上。Gardner算法是1986年，由Gardner 等人在BPSK/QPSK 的基礎(chǔ)上提出，每個符號需要兩倍符號速率[5]；早遲門需要三倍符號速率；而平方法要求最高，須4倍符號速率。從減少運(yùn)算量的角度出發(fā)，輸入樣點(diǎn)速率越低越好，應(yīng)該選擇Gardner環(huán)，但是它對16QAM信號的提取效果較差，所以定時環(huán)路我們統(tǒng)一采用平方法來實現(xiàn)。在載波同步時，上述的環(huán)路里沒有一種可以完全勝任系統(tǒng)所需的所有調(diào)制信號的載波誤差提取，必須對環(huán)路算法進(jìn)行改造。在設(shè)計時，我們將載波恢復(fù)統(tǒng)一采取判決反饋環(huán)，其物理意義在于將判決的基帶星座點(diǎn)與實際的星座點(diǎn)相比較，得出當(dāng)前的頻差信息。為實現(xiàn)簡單，一般將接收的I、Q路數(shù)據(jù)直接判決，這種辦法對BPSK、QPSK、OQPSK三種調(diào)制信號是行之有效的；但對8PSK和16QAM信號則不太合適，因為他們的星座在同一象限內(nèi)有多個星座點(diǎn)，判決后將有多個基準(zhǔn)，造成頻差檢測錯誤，在低信噪比條件下將不能同步。解決的辦法是對8PSK和16QAM信號進(jìn)行多次判決，將象限內(nèi)的奇異點(diǎn)扣除，使得判決后在同一象限內(nèi)只有一個基準(zhǔn)點(diǎn)，這樣就解決了上述的問題，使所有的調(diào)制信號共用一個判決反饋環(huán)成為可能，大大降低了實現(xiàn)復(fù)雜度。

3.3 分級數(shù)據(jù)合路模塊

根據(jù)系統(tǒng)要求，輸出的數(shù)據(jù)形式多樣，首先要能將速率180Msps、位寬16位的AD數(shù)據(jù)或者8路衛(wèi)星信號處理后數(shù)據(jù)輸出。其次，8路處理后數(shù)據(jù)可以是DDC后輸出或者解調(diào)后輸出。DDC數(shù)據(jù)速率為4倍符號速率；解調(diào)數(shù)據(jù)等于符號速率。傳輸數(shù)據(jù)的數(shù)量不定、種類繁多、速率不定，且要求靈活可配。而輸出接口只有一個PCIE 8X總線接口，此總線接口的特點(diǎn)是突發(fā)傳輸?shù)男时容^低而連續(xù)傳輸?shù)乃俣瓤煨矢?，總線對數(shù)據(jù)配給的效率有比較高的要求。這種情況下，無論是對資源的調(diào)配、邏輯設(shè)計的靈活性還是傳輸通道的高效性都提出了很高的要求。為此，我們設(shè)計了兩級的數(shù)據(jù)合路模塊，設(shè)計框圖如圖4所示。

第一級數(shù)據(jù)合路用于將8路處理后的衛(wèi)星數(shù)據(jù)合成一路數(shù)據(jù)流。首先每一路處理模塊的輸出數(shù)據(jù)進(jìn)入一個二選一，根據(jù)控制信號選擇輸出的是DDC數(shù)據(jù)或者解調(diào)后數(shù)據(jù)。組幀模塊用于對每路數(shù)據(jù)進(jìn)行組幀用于在服務(wù)器端區(qū)分?jǐn)?shù)據(jù)是哪一個處理模塊輸出的。設(shè)計中采用定長幀的方式，在幀頭設(shè)置標(biāo)識字段指定數(shù)據(jù)的來源通路，幀長設(shè)定綜合考慮FPGA的RAM資源和PCIE的傳輸效率。后續(xù)傳輸都是以一幀作為基本單元。組幀后將數(shù)據(jù)輸入一級FIFO。FIFO由FPGA的BRAM資源構(gòu)成，用于將不同速率的處理數(shù)據(jù)統(tǒng)一到一個高速率的傳輸接口，同時保證在后續(xù)傳輸其他通路數(shù)據(jù)時，本通路數(shù)據(jù)不會丟失。數(shù)據(jù)選擇模塊用于整合所有通路的數(shù)據(jù)到一個數(shù)據(jù)流。當(dāng)任一通路的一級FIFO中積累一幀數(shù)據(jù)時，觸發(fā)該模塊進(jìn)行數(shù)據(jù)傳輸。該模塊的輸入和輸出帶寬都大于任一處理模塊輸出數(shù)據(jù)流的8倍，確保整個數(shù)據(jù)通路不存在帶寬不足的問題。

第二級數(shù)據(jù)合路用于選擇是AD數(shù)據(jù)或者處理后數(shù)據(jù)，并與PCIE接口對接。該部分由一個二選一和FIFO組成。FIFO用于將數(shù)據(jù)展寬至64位，并且為保證PCIE的傳輸效率，只有當(dāng)?shù)诙塅IFO內(nèi)的數(shù)據(jù)達(dá)到一定的閾值時才進(jìn)行數(shù)據(jù)傳輸。閾值的設(shè)定值遠(yuǎn)大于PCIE的packet有效載荷，從而保證PCIE可進(jìn)行連續(xù)的數(shù)據(jù)傳輸。

四、測試結(jié)果和分析

根據(jù)邏輯資源的使用情況，最終FPGA使用Virtex-5系列的XC5VSX95T實現(xiàn)。最終FPGA資源使用情況如表1所示。通過實際衛(wèi)星信號對部分解調(diào)性能進(jìn)行測試，具體結(jié)果見表2。均接近或達(dá)到原有解調(diào)器的性能指標(biāo)。

經(jīng)測試，整個系統(tǒng)的功能性能完全達(dá)到了設(shè)計要求，并且在FPGA資源的使用上還有余量，可以進(jìn)一步優(yōu)化，增加處理通路數(shù)量或者提高解調(diào)處理的性能。

五、結(jié)束語

本文利用軟件無線電思想，提出了一種基于FPGA的多路衛(wèi)星信號處理系統(tǒng)的實現(xiàn)方案，并進(jìn)行了設(shè)計驗證。最終實驗結(jié)果表明該方案完全實現(xiàn)預(yù)期目標(biāo)。并且由于FPGA設(shè)計的靈活性和可擴(kuò)展性，使得該方案較傳統(tǒng)單路解調(diào)器有較大優(yōu)勢。在衛(wèi)星信號處理領(lǐng)域有一定的應(yīng)用前景。