基于TDR的測(cè)試系統(tǒng)管腳時(shí)間同步測(cè)量方法*

(武漢數(shù)字工程研究所 武漢 430074)

基于TDR的測(cè)試系統(tǒng)管腳時(shí)間同步測(cè)量方法*

顧翼石堅(jiān)

(武漢數(shù)字工程研究所 武漢 430074)

隨著數(shù)字電路測(cè)試系統(tǒng)測(cè)試速度的不斷提高,測(cè)試周期越來越短,測(cè)試系統(tǒng)本身各種時(shí)間參量上的指標(biāo)也隨之不斷提高。高端系統(tǒng)的邊沿置放精度已經(jīng)能達(dá)到百皮秒級(jí)。為了更準(zhǔn)確地評(píng)估測(cè)試系統(tǒng)時(shí)間參量上的性能,分析了數(shù)字集成電路測(cè)試系統(tǒng)管腳時(shí)間同步誤差形成的原因,并介紹了一種以時(shí)域反射技術(shù)(TDR)為基礎(chǔ)的解決方法。

管腳時(shí)間同步精度;時(shí)域反射技術(shù);傳輸延遲

ClassNumberTP20

1 引言

隨著集成電路行業(yè)快速發(fā)展,芯片的集成規(guī)模不斷擴(kuò)大,工作速度也不斷提高。芯片工作速度的提高要求芯片的時(shí)間參量上的誤差減小。而對(duì)于數(shù)字電路測(cè)試系統(tǒng),隨著時(shí)鐘頻率即工作頻率的不斷提高,其時(shí)間定位精度也要提高。提高數(shù)字集成電路測(cè)試系統(tǒng)的時(shí)鐘主頻一方面能滿足DUT(Device Under Test,待測(cè)芯片)不斷提高的工作速度的要求,另一方面能縮短芯片測(cè)試所需耗費(fèi)的時(shí)間,提高測(cè)試效率。一般情況下,數(shù)字集成電路測(cè)試系統(tǒng)主時(shí)鐘在100MHz我們都稱其為高速系統(tǒng)。例如泰瑞達(dá)公司的J750EX集成電路測(cè)試系統(tǒng),時(shí)鐘主頻100MHz,測(cè)試頻率最高可達(dá)200MHz。安捷倫的V93000SOC集成電路測(cè)試系統(tǒng)時(shí)鐘主頻高達(dá)800MHz,工作速度能達(dá)到3.2Gbps[1]。工作速度的提高意味著測(cè)試圖形有著更短的上升時(shí)間和下降時(shí)間,同時(shí)單個(gè)測(cè)試向量周期減小。J750EX為例,實(shí)測(cè)其1.5V階躍信號(hào)的上升時(shí)間為1ns,在最高速下向量周期為5ns。低速測(cè)試系統(tǒng)中向量周期往往在50ns或者100ns,有充足的時(shí)間等待測(cè)試通道的測(cè)試信號(hào)達(dá)到穩(wěn)態(tài),可以忽略通道內(nèi)部信號(hào)傳輸?shù)倪^程和信號(hào)建立的暫態(tài)過程。然而在高速系統(tǒng)中,我們要考慮兩個(gè)方面的時(shí)間問題:信號(hào)完整性和時(shí)間同步性[2]。本文所討論的就是如何解決時(shí)間同步的問題。

2 管腳時(shí)間同步精度(pins time synchronization accuracy,PTSA)

2.1 管腳時(shí)間同步精度的概念

如同數(shù)字集成電路在時(shí)序邏輯設(shè)計(jì)的時(shí)候要考慮門延遲以避免競爭和冒險(xiǎn)一樣,數(shù)字集成電路測(cè)試系統(tǒng)也要考慮加載到DUT上每個(gè)pin(管腳)的測(cè)試向量的時(shí)間同步問題。如果pin和pin之間的時(shí)間同步性很差,比如,本應(yīng)在同一時(shí)間到達(dá)pin的兩個(gè)信號(hào)由于時(shí)間不同步,最后到達(dá)時(shí)間相差了5ns,這有可能使DUT出現(xiàn)錯(cuò)誤的邏輯輸出,導(dǎo)致DUT測(cè)試失敗[3]。

我們對(duì)管腳時(shí)間同步精度作如下定義:

數(shù)字集成電路測(cè)試系統(tǒng)的所有通道在t0時(shí)刻同時(shí)發(fā)送某一相同信號(hào),每個(gè)通道信號(hào)到達(dá)pin上的時(shí)間總會(huì)有先后。假設(shè)信號(hào)最早到達(dá)pin的通道其到達(dá)時(shí)間ts1,最晚到達(dá)pin的通道為ts2;然后DUT所有的pin在t0時(shí)刻同時(shí)發(fā)出同一信號(hào),假設(shè)各個(gè)對(duì)應(yīng)通道中收到信號(hào)最早的通道測(cè)得信號(hào)時(shí)間為tr1,最晚為tr2,那么max{|ts2-t0+tr2-t0|,|ts1-t0+tr1-t0|}就是數(shù)字集成電路測(cè)試系統(tǒng)的管腳時(shí)間同步精度。

管腳時(shí)間同步精度作為一個(gè)時(shí)間參數(shù),是對(duì)數(shù)字集成電路測(cè)試系統(tǒng)進(jìn)行檢測(cè)校準(zhǔn)時(shí)的一個(gè)重要指標(biāo)。其主要要素體現(xiàn)在三個(gè)方面:系統(tǒng)所有通道發(fā)送信號(hào)到達(dá)pin的一致性,每個(gè)通道測(cè)得pin上同一信號(hào)時(shí)間上的等時(shí)性,以及通道在信號(hào)發(fā)送和接收之間的及時(shí)性。

一致性要求所有的通道同一時(shí)刻發(fā)出的信號(hào)能同一時(shí)刻到達(dá)pin。

等時(shí)性指的是每個(gè)通道測(cè)得同一時(shí)間由pin上發(fā)出的信號(hào)的時(shí)間值是相等的。

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及時(shí)性反映的是任意兩個(gè)通道在pin端互聯(lián),在減去pin與pin之間的連線的延遲的情況下,一通道發(fā)信號(hào)另一通道收,收信號(hào)的通道測(cè)得信號(hào)的時(shí)間值就是信號(hào)在另一通道發(fā)出時(shí)的時(shí)間值。

2.2 管腳時(shí)間不同步所導(dǎo)致的問題

管腳時(shí)間不同步最直觀的表現(xiàn)就是在測(cè)芯片的時(shí)候,每個(gè)通道同一時(shí)間發(fā)出的信號(hào)到達(dá)DUT上的時(shí)間總是不一樣,總不能按照預(yù)期的時(shí)間到達(dá)。而且有時(shí)候會(huì)在正確的測(cè)試程序下出現(xiàn)錯(cuò)誤的邏輯,但又不是芯片的原因。并且在用不同的通道測(cè)同一個(gè)DUT某一管腳的輸出信號(hào)的時(shí)間也不一樣。這些現(xiàn)象都是前面所說的一致性和等時(shí)性、及時(shí)性的問題。

國外高端測(cè)試系統(tǒng)生產(chǎn)商對(duì)于管腳時(shí)間同步精度問題研究相對(duì)來說比較成熟,有完整的理論和可靠地技術(shù)從內(nèi)到外很好地解決這個(gè)問題。在國內(nèi),在這一領(lǐng)域的研究較少。

2.3 管腳時(shí)間不同步的原因

對(duì)于不同的數(shù)字集成電路測(cè)試系統(tǒng)來說,其結(jié)構(gòu)可能有細(xì)微區(qū)別,但測(cè)試通道模型均可如圖1所示。

圖1 測(cè)試通道模型

控制信號(hào)到達(dá)通道的發(fā)送端,發(fā)送端開始發(fā)出測(cè)試信號(hào),測(cè)試信號(hào)通過傳輸通道和DIB(Device Interface Board,器件接口板)最后到達(dá)DUT。但是控制信號(hào)從控制模塊發(fā)出到達(dá)各通道發(fā)送端的路徑不一樣,其在到達(dá)信號(hào)發(fā)送端之前所耗費(fèi)的傳輸時(shí)間也不相同,導(dǎo)致控制信號(hào)并不是在同一時(shí)間到達(dá)通道的信號(hào)發(fā)送端。也就是說測(cè)試信號(hào)在從發(fā)送端發(fā)出的時(shí)候就不是同時(shí)的。對(duì)于信號(hào)的接收,雖然原理上與信號(hào)的發(fā)送有很大不同,但不影響我們也認(rèn)為其同發(fā)送信號(hào)具有相似的問題。即當(dāng)所有信號(hào)同一時(shí)間到達(dá)接收端時(shí),接收端得出的結(jié)論并不是在同一時(shí)間收到的信號(hào)。這些都是由控制信號(hào)和測(cè)試信號(hào)在傳輸過程中所耗費(fèi)的傳輸延遲造成的。換句話說:如果信號(hào)傳輸過程不需要時(shí)間,就沒有這些問題。

考慮到這些傳輸時(shí)間延遲不可避免,因此生產(chǎn)商往往都把大量的信號(hào)產(chǎn)生,信號(hào)測(cè)量,數(shù)據(jù)處理等電路都集中在離DUT最近的測(cè)試頭中。測(cè)試程序?qū)懞煤笠葘?dǎo)入到測(cè)試頭中的存儲(chǔ)器,所測(cè)的DUT的數(shù)據(jù)也是在測(cè)試頭中第一時(shí)間處理。計(jì)算機(jī)只是作為一個(gè)人機(jī)界面用作編寫程序和顯示結(jié)果。并不像其在其它設(shè)備中那樣往往扮演很重要的角色。大量的功能電路都集中在一起最直接的問題就是電磁兼容和散熱的問題,還有成本的上升,這些都是高速測(cè)試系統(tǒng)必須付出的代價(jià)。盡管如此,仍不能根本消除測(cè)試通道的傳輸延遲以及延遲差異。

3 TDR技術(shù)及解決方案

3.1 TDR技術(shù)

TDR技術(shù)全稱時(shí)域反射技術(shù)(Time Domain Reflectometry),是一門在時(shí)間域上通過對(duì)發(fā)射信號(hào)和反射信號(hào)的評(píng)估而確定被測(cè)系統(tǒng)的狀態(tài)的一種技術(shù)[7],類似于雷達(dá)定位技術(shù)。

沿介質(zhì)傳播的能量遇到阻抗變化的界面時(shí),一部分能量會(huì)被反射回去,其中反射能量的大小是入射能量和阻抗變化大小的函數(shù);反射回來所用的時(shí)間是距離和傳播速度的函數(shù)。因此,只要通過對(duì)照反射波和入射波形狀的變化,并根據(jù)相應(yīng)的理論就可以確定出待測(cè)系統(tǒng)的狀態(tài)。這是TDR技術(shù)的基本思路。當(dāng)阻抗變大的時(shí)候反射信號(hào)會(huì)是正值,與原信號(hào)疊加后回來的信號(hào)是一個(gè)大于原信號(hào)的值;當(dāng)阻抗變小的時(shí)候反射信號(hào)會(huì)是負(fù)值,與原信號(hào)疊加后回來的信號(hào)是一個(gè)小于原信號(hào)的值。比較極端的兩種情況:1)終端開路,阻抗無窮大,反射信號(hào)為原來兩倍。2)終端短路,阻抗為0,反射信號(hào)與原信號(hào)抵消[8～9]。

圖2[10]是TDR測(cè)試的原理,階躍信號(hào)發(fā)生器向被測(cè)系統(tǒng)產(chǎn)生一個(gè)正向的階躍信號(hào)。該信號(hào)沿著傳輸線向前傳輸。如果負(fù)載阻抗等于傳輸線的特性阻抗,將沒有信號(hào)反射,示波器上能看到的只有發(fā)送的階躍信號(hào)。假如負(fù)載存在失配,將有部分的輸入信號(hào)被反射,示波器上將出現(xiàn)反射信號(hào)和輸入信號(hào)的疊加[11]。

圖2 TDR測(cè)試原理簡圖

3.2 基于TDR技術(shù)的時(shí)間同步測(cè)量方法

測(cè)試通道組成結(jié)構(gòu)如圖3所示。多數(shù)數(shù)字電路測(cè)試系統(tǒng)每個(gè)通道在距離信號(hào)收發(fā)端都有一個(gè)Relay,或稱之為開關(guān),其作用是在收發(fā)信號(hào)和PPMU(Per Pin Parametric Measurement Units,精密測(cè)量單元)之間切換,以完成不同的功能。一旦Relay處于OPEN狀態(tài),其開路特征明顯,阻抗為無窮大,同時(shí)與所在通道上傳輸線50Ω特性阻抗失配,是一個(gè)很明顯的信號(hào)反射點(diǎn)。當(dāng)測(cè)試系統(tǒng)發(fā)送階躍信號(hào)沿著傳輸通道傳播,到達(dá)處于OPEN狀態(tài)的Relay位置時(shí)會(huì)有一個(gè)相同幅度的階躍信號(hào)反射。反射的階躍信號(hào)與原信號(hào)疊加會(huì)產(chǎn)生一個(gè)幅度為原信號(hào)兩倍的階躍信號(hào)向原信號(hào)相反的方向傳播,最后到信號(hào)返回到發(fā)送端被接收時(shí)的時(shí)間間隔就是該通道的雙倍傳輸延遲。這就是利用TDR技術(shù)測(cè)延遲,每一個(gè)測(cè)試通道都具有這種TDR測(cè)延遲的能力。

圖3 測(cè)試通道結(jié)構(gòu)

Relay的存在對(duì)于時(shí)間同步測(cè)量的另一個(gè)好處是測(cè)試通道以Relay為界將通道傳輸延遲分為兩部分:信號(hào)發(fā)送端、接收端到開關(guān)的傳輸延遲和Relay到DUT的傳輸延遲。前一段延遲固定不變,將會(huì)在測(cè)試系統(tǒng)的周期校準(zhǔn)的時(shí)候進(jìn)行校準(zhǔn),平時(shí)使用的過程中不需要校準(zhǔn),我們可稱其為固定傳輸延遲。而后一段延遲會(huì)因使用者測(cè)試需要更換不同的DUT夾具或者更換DIB而產(chǎn)生變化,這段延遲可以根據(jù)需要在任何時(shí)候進(jìn)行延遲校準(zhǔn),我們稱其為可變傳輸延遲。

首先我們對(duì)固定傳輸延遲進(jìn)行測(cè)量。我們需要將參差不齊的通道發(fā)送信號(hào)時(shí)間基準(zhǔn)以某一通道X作為參考進(jìn)行基準(zhǔn)對(duì)齊。這個(gè)通道X一般是一個(gè)額外通道,獨(dú)立于測(cè)試通道之外的,專門用于自校準(zhǔn)的通道。對(duì)于沒有獨(dú)立通道x的測(cè)試系統(tǒng)理論上也可用某一測(cè)試通道代替獨(dú)立通道x。通道x同普通的測(cè)試通道一樣具有TDR測(cè)通道傳輸延遲的能力。通道x根據(jù)需要連接待測(cè)通道n,通道x發(fā)階躍信號(hào),待校通道n收信號(hào),收到信號(hào)的時(shí)間為tnr。通道x再利用TDR技術(shù)測(cè)量通道x到待測(cè)通道n上的Relay之間的傳輸延遲tnp。得出待測(cè)通道n接收信號(hào)的一個(gè)修正值-(tnr-tnp)。將該值修正到待測(cè)通道n的接受信號(hào)時(shí)間里面,就意味著以通道x為參考,待測(cè)通道n能無延遲地收到通過待測(cè)通道n的Relay的信號(hào)。簡而言之就是只要信號(hào)到達(dá)通道n的Relay的時(shí)候通道n就立刻收到了信號(hào),因?yàn)樵跁r(shí)間上消除了通道n的Relay到信號(hào)接收端的時(shí)間延遲。對(duì)其它每個(gè)通道都按照通道n的方法,將所有通道上的Relay到通道信號(hào)接收端的延遲消去之后,同時(shí)到達(dá)任意通道上Relay的信號(hào)都能被所在通道同時(shí)接收,所測(cè)時(shí)間相等。

測(cè)試通道信號(hào)發(fā)送端到Relay的延遲可能與信號(hào)接收端到Relay的延遲數(shù)值上有細(xì)小差別,但是測(cè)量原理完全相同,只是將通道x發(fā)信號(hào)改成了收信號(hào),待測(cè)通道n收信號(hào)改成發(fā)信號(hào)。

這兩部分工作完成以后就完成了固定傳輸延遲的測(cè)量。如前所述,這些工作主要是在測(cè)試系統(tǒng)校準(zhǔn)時(shí)完成的。一旦該工作完成,這部分延遲的數(shù)據(jù)在下一個(gè)周期校準(zhǔn)之前不會(huì)更改,也沒有必要更改。

然后我們對(duì)可變傳輸延遲進(jìn)行測(cè)量,也就是Relay到DUT上pin這一段的傳輸延遲。測(cè)量這段延遲的時(shí)候我們需要使測(cè)試通道沒有加載DUT,目的是讓通道末端處于開路高阻狀態(tài)從而有利于形成明顯的測(cè)試信號(hào)反射點(diǎn)。測(cè)試通道n發(fā)送階躍信號(hào),遇到終端開路的反射點(diǎn)之后沿原路返回,這一去一回的時(shí)間為2tnd,tnd即為通道n的可變傳輸延遲。根據(jù)測(cè)得tnd,對(duì)各通道n發(fā)送信號(hào)時(shí)間進(jìn)行提前tnd,對(duì)收到信號(hào)的時(shí)間修正-tnd即可以消去通道n的可變傳輸延遲。其它通道測(cè)量方法均相同。

如之前所述,可變傳輸延遲的值tnd會(huì)因更換DUT夾具或DIB而改變,因此該延遲可以根據(jù)使用者需要隨時(shí)進(jìn)行測(cè)量修正。

以上所有工作完成以后,相當(dāng)于將各通道的收發(fā)端移到DIB上的通道末端了。基本實(shí)現(xiàn)了信號(hào)到達(dá)DUT時(shí)間無滯后,DUT上的輸出信號(hào)無延遲的被通道接收。這里所說的“發(fā)送信號(hào)無滯后”,“接收信號(hào)無延遲”并不是說信號(hào)傳輸過程不存在了。固有的傳輸延遲依然存在,但是通過對(duì)DUT發(fā)送信號(hào)的時(shí)間進(jìn)行提前,接收信號(hào)的時(shí)間進(jìn)行修正,使得在DUT看來信號(hào)總是無延遲的到來,DUT的輸出信號(hào)又是及時(shí)的被收到。

4 結(jié)語

還有一種解決時(shí)間同步性問題的方法,可以稱其為外部校準(zhǔn)法,在國內(nèi)廠商生產(chǎn)的數(shù)字集成電路測(cè)試系統(tǒng)上應(yīng)用很廣。其主要思路是從外部著手,而不管系統(tǒng)內(nèi)部各通道之間的各種差異。利用外部輔助測(cè)量設(shè)備直接在DIB上測(cè)量所有pin上本應(yīng)同時(shí)到達(dá)脈沖信號(hào)的真實(shí)到達(dá)時(shí)間差異,將其差異一次性修正到測(cè)試通道信號(hào)發(fā)送端。同樣的各通道測(cè)量同一時(shí)間發(fā)出信號(hào)的時(shí)間差異也是一次性修正到測(cè)試通道信號(hào)接收端。這種測(cè)量方式耗時(shí)多,工作量大,所以這些修正值一旦寫入系統(tǒng)后一般不會(huì)更改。且不說各測(cè)試通道自身傳輸延遲是否經(jīng)過測(cè)量修正,即使是修正了,但由于其忽略了可變傳輸延遲的可變性,一旦使用者根據(jù)測(cè)試需要更換了DUT夾具或者DIB,將會(huì)導(dǎo)致各通道之間的傳輸延遲引入新的差異。這個(gè)差異會(huì)以誤差的形式引入到測(cè)量結(jié)果中,降低測(cè)試的可信度。所以該方法具有明顯的局限性。

反觀TDR技術(shù)修正傳輸延遲解決時(shí)間同步性的方法,是根據(jù)測(cè)試系統(tǒng)內(nèi)部結(jié)構(gòu)利用測(cè)試系統(tǒng)部分電路結(jié)合TDR技術(shù)從系統(tǒng)內(nèi)部開始,由內(nèi)到外修正傳輸延遲解決時(shí)間同步的問題。由于不需要外部設(shè)備測(cè)量,且方法簡單有效,耗時(shí)很少,測(cè)量效率明顯高于外部校準(zhǔn)法。另外還可以根據(jù)使用者需要,隨時(shí)進(jìn)行時(shí)間同步的校準(zhǔn)工作,從而有效地保證了在不同的環(huán)境下測(cè)試系統(tǒng)的時(shí)間同步性。

對(duì)于測(cè)試系統(tǒng)利用TDR技術(shù)測(cè)量傳輸延遲的精度問題,筆者曾用一根長約1m的同軸傳輸線做實(shí)驗(yàn)。首先用泰克TDS8200帶有TDR模塊的示波器對(duì)同軸傳輸線進(jìn)行TDR技術(shù)測(cè)延遲,測(cè)得其信號(hào)傳輸延遲值為4.8ns,可認(rèn)為該值可信。然后再在J750EX數(shù)字集成電路測(cè)試系統(tǒng)上對(duì)該同軸傳輸線進(jìn)行TDR技術(shù)測(cè)延遲,其結(jié)果為4.85ns,并且多次測(cè)量結(jié)果具有很好的重復(fù)性。

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MeasurementofPinsTimeSynchronizationAccuracyatSemiconductorTestSystemBasedonTDR

GU Yi SHI Jian

(Wuhan Digital Engineering Institute, Wuhan 430074)

As semiconductor test system’s working speed increases, the test period becomes shorter, and the system performance indexs related to the time specs is lifted to a higher level. The time deviation of edge placement can be in 100 ps. In order to evaluate the capability of system’s time specs precisely, the sources of the error on pins time synchronization accuracy at semiconductor test system have been analyzed, and a measuring method based on Time Domain Reflectometry(TDR)has been introduced in this paper.

pins time synchronization accuracy, TDR, transmission delay

2013年11月9日,

:2013年12月24日

顧翼,男,碩士研究生,研究方向:微電子計(jì)量測(cè)試。石堅(jiān),研究員,碩士生導(dǎo)師,研究方向:微電子計(jì)量測(cè)試。

TP20DOI:10.3969/j.issn1672-9730.2014.05.034