基于FPGA的邏輯分析儀

龍菲　趙一帆

摘 要 邏輯分析儀用于涉及大量信號(hào)或復(fù)雜的觸發(fā)器要求的數(shù)字測(cè)量，但是以往的獨(dú)立式邏輯分析儀不僅結(jié)構(gòu)復(fù)雜，而且價(jià)格昂貴。文章介紹了一種基于FPGA的邏輯分析儀，闡述了邏輯分析儀的硬件電路設(shè)計(jì)和軟件設(shè)計(jì)部分。該邏輯分析儀通過液晶顯示屏顯示，它既可以和設(shè)計(jì)任務(wù)集成在一起，作為設(shè)計(jì)的一部分，對(duì)被測(cè)信號(hào)的時(shí)序邏輯進(jìn)行分析和測(cè)試，也可以單獨(dú)作為簡(jiǎn)易邏輯分析儀使用。本設(shè)計(jì)采用Altera公司的Cyclone IV E芯片EP4CE15F17C8作為硬件平臺(tái)，QuartusⅡ與Nios Ⅱ?yàn)檐浖脚_(tái)，用Verilog語言設(shè)計(jì)了一個(gè)邏輯分析儀。

關(guān)鍵詞 FPGA；QuartusⅡ；Nios Ⅱ；邏輯分析儀；Verilog

中圖分類號(hào)：TM935 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1671-7597（2014）08-0197-02

1 緒論

1）隨著數(shù)字技術(shù)和計(jì)算機(jī)的發(fā)展，邏輯分析儀成為一種適用于硬件分析和軟件分析的嶄新的測(cè)量?jī)x器。邏輯分析儀已成為電路設(shè)計(jì)中不可缺少的設(shè)備，當(dāng)工程師在測(cè)試數(shù)字方面的邏輯關(guān)系和模擬方面的模擬量時(shí)，也就是數(shù)模混合信號(hào)電路的設(shè)計(jì)階段，必須分析數(shù)字部分的邏輯關(guān)系以及邏輯部分的模擬量。傳統(tǒng)的方法由于電子技術(shù)迅速發(fā)展，它對(duì)于分析系統(tǒng)邏輯關(guān)系是遠(yuǎn)遠(yuǎn)不夠的。作為一種類似于示波器的波形測(cè)試儀器，邏輯分析儀可以監(jiān)測(cè)硬件電路工作時(shí)的邏輯電平（高或低）并加以存儲(chǔ)，最后用圖形的方式直觀地表達(dá)出來，這使得檢測(cè)、分析電路設(shè)計(jì)（硬件設(shè)計(jì)和軟件設(shè)計(jì)）中的錯(cuò)誤更加容易，從而解決了傳統(tǒng)方法的缺陷。我們可以通過邏輯分析儀迅速地定位錯(cuò)誤，解決問題，達(dá)到事半功倍的效果。

FPGA器件及其開發(fā)系統(tǒng)是開發(fā)大規(guī)模數(shù)字集成電路的新技術(shù)，在FPGA開發(fā)軟件的支持下，它將現(xiàn)代VLSI邏輯集成的優(yōu)點(diǎn)和可編程器件的靈活設(shè)計(jì)、制作及上市快速的長(zhǎng)處相結(jié)合。采用FPGA技術(shù)，設(shè)計(jì)者可直接根據(jù)系統(tǒng)要求定義和修改其邏輯功能，使一個(gè)包含數(shù)千個(gè)邏輯門的數(shù)字系統(tǒng)設(shè)計(jì)得以實(shí)現(xiàn)可在幾天內(nèi)完成所需電路，所以無論是從產(chǎn)品上市速度而言，還是從設(shè)計(jì)制作成本而言，在較大的應(yīng)用范圍內(nèi)FPGA均優(yōu)于掩膜設(shè)計(jì)制作的ASIC。多平臺(tái)FPGA在加快FPGA技術(shù)進(jìn)入許多新應(yīng)用領(lǐng)域方面具有革命性意義。

2）邏輯分析儀的基本結(jié)構(gòu)及工作機(jī)理?；贔PGA的邏輯分析儀主要由三部分構(gòu)成：液晶顯示屏、高速比較器、核心板。由于FPGA（現(xiàn)場(chǎng)可編程門陣列）可實(shí)現(xiàn)無限次的反復(fù)編程設(shè)計(jì)，使用快速方便，并且可現(xiàn)場(chǎng)編程模擬等特點(diǎn)，所以本系統(tǒng)中比較復(fù)雜的控制器部分、采樣部分、激勵(lì)部分、I/O接口部分都采用FPGA實(shí)現(xiàn)；其他的由外圍芯片組成。外圍芯片上主要有RAM及數(shù)據(jù)緩沖、鎖存等數(shù)據(jù)通道部分。

Altera Cyclone FPGA是目前市場(chǎng)上性價(jià)比最優(yōu)且價(jià)格最低的FPGA。Cyclone器件具有為大批量?jī)r(jià)格敏感應(yīng)用優(yōu)化的功能集，這些應(yīng)用市場(chǎng)包括消費(fèi)類、工業(yè)類、汽車業(yè)、計(jì)算機(jī)和通信類。本設(shè)計(jì)采用Altera公司的CycloneIV E芯片EP4CE15F17C8作為硬件平臺(tái)。

3）QuartusII與NiosⅡ簡(jiǎn)介。QuartusII是Altera公司設(shè)計(jì)的綜合性PLD/FPGA開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescription Language）等多種輸入設(shè)計(jì)形式，自有內(nèi)嵌的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。

NiosⅡ嵌入式處理器是Altera公司推出的采用哈佛結(jié)構(gòu)并具有32位指令集的第二代片上可編程的軟核處理器，其最大的優(yōu)點(diǎn)是模塊化的硬件結(jié)構(gòu)，以及由此帶來的靈活性和可裁減性。相對(duì)于傳統(tǒng)的處理器，NiosⅡ可以在設(shè)計(jì)階段根據(jù)實(shí)際的需求來增減外設(shè)的數(shù)量和種類。設(shè)計(jì)者可以使用Altera提供的開發(fā)工具SOPC Builder，在此基礎(chǔ)上可以很快地將硬件系統(tǒng)（包括處理器、存儲(chǔ)器、外設(shè)接口和用戶邏輯電路）與常規(guī)軟件集成在單一可編程芯片中。而且SOPC Builder還提供了標(biāo)準(zhǔn)的接口方式，用戶可以將自己的外圍電路做成NiosⅡ軟核并形成可以添加的外設(shè)模塊，這種設(shè)計(jì)方式更加方便了各類系統(tǒng)的調(diào)試。

在Quartus II與NiosⅡ中都會(huì)用到Verilog HDL語言進(jìn)行程序設(shè)計(jì)與代碼編寫。Verilog HDL是一種硬件描述語言，它用文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

4）邏輯分析儀硬件設(shè)計(jì)。邏輯分析儀硬件電路由Altera公司的CycloneIV E芯片EP4CE15F17C8構(gòu)建。利用EP4CE15F17C8主要完成數(shù)據(jù)采集電路的設(shè)計(jì)硬件電路如圖1所示。

圖1 原理方框圖

信號(hào)源發(fā)送數(shù)據(jù)至外接高速比較器，采集到的輸入信號(hào)通過高速比較器與門限電壓進(jìn)行比較，以確定其值為0或1，F(xiàn)PGA經(jīng)過采樣和判斷處理后，存儲(chǔ)到SDRAM中，并由軟件編程控制將波形顯示到液晶顯示屏上面。

2 實(shí)驗(yàn)過程

1）建硬件平臺(tái)。運(yùn)用QuartusⅡ搭建CPU與其他模塊。首先，由PLL產(chǎn)生系統(tǒng)時(shí)鐘與采樣時(shí)鐘。由于本文討論的是四通道的邏輯分析儀，所以共用了4個(gè)串轉(zhuǎn)并模塊與sram來存儲(chǔ)數(shù)據(jù)，數(shù)據(jù)通過串轉(zhuǎn)并進(jìn)入sram存儲(chǔ)最終進(jìn)入CPU。

另外我們需要搭建外圍電路進(jìn)行數(shù)據(jù)高速比較，高速比較器用的是TI公司的TLV 3502型號(hào)的4.5ns 軌至軌比較器。該推挽輸出比較器TLV 350x系列提供一個(gè)延遲時(shí)間為4.5ns的快速傳播延遲時(shí)間并且操作電壓范圍為+2.7 V至+5.5 V，超越擺幅輸入共模范圍，使其成為低電壓應(yīng)用中的理想選擇。軌到軌輸出直接驅(qū)動(dòng)或者CMOS或者TTL邏輯。圖2為該高速比較器的內(nèi)部圖，圖3為電路圖。

圖3 外圍電路電路圖

2）搭建軟件平臺(tái)。利用Nios Ⅱ進(jìn)行驅(qū)動(dòng)，并控制顯示屏界面。其中顯示屏驅(qū)動(dòng)代碼為自帶的，另外我們編寫了控制代碼對(duì)顯示屏的顯示進(jìn)行布局控制。

3 結(jié)論

由測(cè)試結(jié)果可知本設(shè)計(jì)能夠很好地實(shí)現(xiàn)簡(jiǎn)易邏輯分析儀的功能，具體測(cè)試指標(biāo)如四路波形顯示均達(dá)到實(shí)際使用要求，整體性能穩(wěn)定良好。在計(jì)算機(jī)數(shù)字視頻信號(hào)處理系統(tǒng)研制中使用這種自制的邏輯分析儀進(jìn)行觀測(cè)幫助完成了信號(hào)分析和測(cè)試等重要任務(wù)收到了很好的效果。采用芯片EP4CE15F17C8作為硬件平臺(tái)，QuartusⅡ與NiosⅡ?yàn)檐浖脚_(tái)，用Verilog HDL語言可設(shè)計(jì)出具有多級(jí)采樣時(shí)鐘邏輯分析儀，上述的設(shè)計(jì)過程通過利用FPGA設(shè)計(jì)邏輯分析儀，軟件設(shè)計(jì)替代了傳統(tǒng)的電路硬件設(shè)計(jì)，不僅設(shè)計(jì)的靈活性得到了提高，電路設(shè)計(jì)所受到的硬件方面的限制也得到了降低，另外系統(tǒng)的成本也得以降低。這種基于FPGA的邏輯分析儀不僅具有廣闊的實(shí)用性，還具有廣泛的應(yīng)用性，經(jīng)濟(jì)和社會(huì)效益得以實(shí)現(xiàn)，在學(xué)校教育和科學(xué)研究上都會(huì)產(chǎn)生一定意義。

參考文獻(xiàn)

[1]王建國(guó)，汪新新.基于FPGA的簡(jiǎn)易邏輯分析儀的設(shè)計(jì)[J].微計(jì)算機(jī)信息，2008，24（10-1）：214-216.

[2]左超，周金剛，崔長(zhǎng)生.基于FPGA的簡(jiǎn)易邏輯分析儀[J].電子工程師，2008，34（12）：4-7.

[3]張俊濤，馬文博.基于FPGA簡(jiǎn)易邏輯分析儀的設(shè)計(jì)與實(shí)現(xiàn)[J].化工自動(dòng)化及儀表，2011，38（9）：1128-1130.

[4]程達(dá)，唐宏昊，邢玉秀.基于FPGA的簡(jiǎn)易邏輯分析儀設(shè)計(jì)[J].國(guó)外電子元器件，2008，1（9）：25-29.

[5]王景存，李炳生，郝國(guó)法，等.用FPGA實(shí)現(xiàn)數(shù)字邏輯分析儀設(shè)計(jì)[J].武漢科技大學(xué)學(xué)報(bào)，2001，3（24）：298-300.

[6]王培元.基于FPGA的邏輯分析儀設(shè)計(jì)[J].襄樊學(xué)院學(xué)報(bào)，2009，30（5）：34-81.

作者簡(jiǎn)介

龍菲（1991-），女，四川達(dá)州人，大四在讀，研究方向：微電子。

趙一帆（1992-），四川省成都人，大四在讀，研究方向：微電子。endprint

摘 要 邏輯分析儀用于涉及大量信號(hào)或復(fù)雜的觸發(fā)器要求的數(shù)字測(cè)量，但是以往的獨(dú)立式邏輯分析儀不僅結(jié)構(gòu)復(fù)雜，而且價(jià)格昂貴。文章介紹了一種基于FPGA的邏輯分析儀，闡述了邏輯分析儀的硬件電路設(shè)計(jì)和軟件設(shè)計(jì)部分。該邏輯分析儀通過液晶顯示屏顯示，它既可以和設(shè)計(jì)任務(wù)集成在一起，作為設(shè)計(jì)的一部分，對(duì)被測(cè)信號(hào)的時(shí)序邏輯進(jìn)行分析和測(cè)試，也可以單獨(dú)作為簡(jiǎn)易邏輯分析儀使用。本設(shè)計(jì)采用Altera公司的Cyclone IV E芯片EP4CE15F17C8作為硬件平臺(tái)，QuartusⅡ與Nios Ⅱ?yàn)檐浖脚_(tái)，用Verilog語言設(shè)計(jì)了一個(gè)邏輯分析儀。

關(guān)鍵詞 FPGA；QuartusⅡ；Nios Ⅱ；邏輯分析儀；Verilog

中圖分類號(hào)：TM935 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1671-7597（2014）08-0197-02

1 緒論

1）隨著數(shù)字技術(shù)和計(jì)算機(jī)的發(fā)展，邏輯分析儀成為一種適用于硬件分析和軟件分析的嶄新的測(cè)量?jī)x器。邏輯分析儀已成為電路設(shè)計(jì)中不可缺少的設(shè)備，當(dāng)工程師在測(cè)試數(shù)字方面的邏輯關(guān)系和模擬方面的模擬量時(shí)，也就是數(shù)模混合信號(hào)電路的設(shè)計(jì)階段，必須分析數(shù)字部分的邏輯關(guān)系以及邏輯部分的模擬量。傳統(tǒng)的方法由于電子技術(shù)迅速發(fā)展，它對(duì)于分析系統(tǒng)邏輯關(guān)系是遠(yuǎn)遠(yuǎn)不夠的。作為一種類似于示波器的波形測(cè)試儀器，邏輯分析儀可以監(jiān)測(cè)硬件電路工作時(shí)的邏輯電平（高或低）并加以存儲(chǔ)，最后用圖形的方式直觀地表達(dá)出來，這使得檢測(cè)、分析電路設(shè)計(jì)（硬件設(shè)計(jì)和軟件設(shè)計(jì)）中的錯(cuò)誤更加容易，從而解決了傳統(tǒng)方法的缺陷。我們可以通過邏輯分析儀迅速地定位錯(cuò)誤，解決問題，達(dá)到事半功倍的效果。

FPGA器件及其開發(fā)系統(tǒng)是開發(fā)大規(guī)模數(shù)字集成電路的新技術(shù)，在FPGA開發(fā)軟件的支持下，它將現(xiàn)代VLSI邏輯集成的優(yōu)點(diǎn)和可編程器件的靈活設(shè)計(jì)、制作及上市快速的長(zhǎng)處相結(jié)合。采用FPGA技術(shù)，設(shè)計(jì)者可直接根據(jù)系統(tǒng)要求定義和修改其邏輯功能，使一個(gè)包含數(shù)千個(gè)邏輯門的數(shù)字系統(tǒng)設(shè)計(jì)得以實(shí)現(xiàn)可在幾天內(nèi)完成所需電路，所以無論是從產(chǎn)品上市速度而言，還是從設(shè)計(jì)制作成本而言，在較大的應(yīng)用范圍內(nèi)FPGA均優(yōu)于掩膜設(shè)計(jì)制作的ASIC。多平臺(tái)FPGA在加快FPGA技術(shù)進(jìn)入許多新應(yīng)用領(lǐng)域方面具有革命性意義。

2）邏輯分析儀的基本結(jié)構(gòu)及工作機(jī)理?；贔PGA的邏輯分析儀主要由三部分構(gòu)成：液晶顯示屏、高速比較器、核心板。由于FPGA（現(xiàn)場(chǎng)可編程門陣列）可實(shí)現(xiàn)無限次的反復(fù)編程設(shè)計(jì)，使用快速方便，并且可現(xiàn)場(chǎng)編程模擬等特點(diǎn)，所以本系統(tǒng)中比較復(fù)雜的控制器部分、采樣部分、激勵(lì)部分、I/O接口部分都采用FPGA實(shí)現(xiàn)；其他的由外圍芯片組成。外圍芯片上主要有RAM及數(shù)據(jù)緩沖、鎖存等數(shù)據(jù)通道部分。

Altera Cyclone FPGA是目前市場(chǎng)上性價(jià)比最優(yōu)且價(jià)格最低的FPGA。Cyclone器件具有為大批量?jī)r(jià)格敏感應(yīng)用優(yōu)化的功能集，這些應(yīng)用市場(chǎng)包括消費(fèi)類、工業(yè)類、汽車業(yè)、計(jì)算機(jī)和通信類。本設(shè)計(jì)采用Altera公司的CycloneIV E芯片EP4CE15F17C8作為硬件平臺(tái)。

3）QuartusII與NiosⅡ簡(jiǎn)介。QuartusII是Altera公司設(shè)計(jì)的綜合性PLD/FPGA開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescription Language）等多種輸入設(shè)計(jì)形式，自有內(nèi)嵌的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。

NiosⅡ嵌入式處理器是Altera公司推出的采用哈佛結(jié)構(gòu)并具有32位指令集的第二代片上可編程的軟核處理器，其最大的優(yōu)點(diǎn)是模塊化的硬件結(jié)構(gòu)，以及由此帶來的靈活性和可裁減性。相對(duì)于傳統(tǒng)的處理器，NiosⅡ可以在設(shè)計(jì)階段根據(jù)實(shí)際的需求來增減外設(shè)的數(shù)量和種類。設(shè)計(jì)者可以使用Altera提供的開發(fā)工具SOPC Builder，在此基礎(chǔ)上可以很快地將硬件系統(tǒng)（包括處理器、存儲(chǔ)器、外設(shè)接口和用戶邏輯電路）與常規(guī)軟件集成在單一可編程芯片中。而且SOPC Builder還提供了標(biāo)準(zhǔn)的接口方式，用戶可以將自己的外圍電路做成NiosⅡ軟核并形成可以添加的外設(shè)模塊，這種設(shè)計(jì)方式更加方便了各類系統(tǒng)的調(diào)試。

在Quartus II與NiosⅡ中都會(huì)用到Verilog HDL語言進(jìn)行程序設(shè)計(jì)與代碼編寫。Verilog HDL是一種硬件描述語言，它用文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

4）邏輯分析儀硬件設(shè)計(jì)。邏輯分析儀硬件電路由Altera公司的CycloneIV E芯片EP4CE15F17C8構(gòu)建。利用EP4CE15F17C8主要完成數(shù)據(jù)采集電路的設(shè)計(jì)硬件電路如圖1所示。

圖1 原理方框圖

信號(hào)源發(fā)送數(shù)據(jù)至外接高速比較器，采集到的輸入信號(hào)通過高速比較器與門限電壓進(jìn)行比較，以確定其值為0或1，F(xiàn)PGA經(jīng)過采樣和判斷處理后，存儲(chǔ)到SDRAM中，并由軟件編程控制將波形顯示到液晶顯示屏上面。

2 實(shí)驗(yàn)過程

1）建硬件平臺(tái)。運(yùn)用QuartusⅡ搭建CPU與其他模塊。首先，由PLL產(chǎn)生系統(tǒng)時(shí)鐘與采樣時(shí)鐘。由于本文討論的是四通道的邏輯分析儀，所以共用了4個(gè)串轉(zhuǎn)并模塊與sram來存儲(chǔ)數(shù)據(jù)，數(shù)據(jù)通過串轉(zhuǎn)并進(jìn)入sram存儲(chǔ)最終進(jìn)入CPU。

另外我們需要搭建外圍電路進(jìn)行數(shù)據(jù)高速比較，高速比較器用的是TI公司的TLV 3502型號(hào)的4.5ns 軌至軌比較器。該推挽輸出比較器TLV 350x系列提供一個(gè)延遲時(shí)間為4.5ns的快速傳播延遲時(shí)間并且操作電壓范圍為+2.7 V至+5.5 V，超越擺幅輸入共模范圍，使其成為低電壓應(yīng)用中的理想選擇。軌到軌輸出直接驅(qū)動(dòng)或者CMOS或者TTL邏輯。圖2為該高速比較器的內(nèi)部圖，圖3為電路圖。

圖3 外圍電路電路圖

2）搭建軟件平臺(tái)。利用Nios Ⅱ進(jìn)行驅(qū)動(dòng)，并控制顯示屏界面。其中顯示屏驅(qū)動(dòng)代碼為自帶的，另外我們編寫了控制代碼對(duì)顯示屏的顯示進(jìn)行布局控制。

3 結(jié)論

由測(cè)試結(jié)果可知本設(shè)計(jì)能夠很好地實(shí)現(xiàn)簡(jiǎn)易邏輯分析儀的功能，具體測(cè)試指標(biāo)如四路波形顯示均達(dá)到實(shí)際使用要求，整體性能穩(wěn)定良好。在計(jì)算機(jī)數(shù)字視頻信號(hào)處理系統(tǒng)研制中使用這種自制的邏輯分析儀進(jìn)行觀測(cè)幫助完成了信號(hào)分析和測(cè)試等重要任務(wù)收到了很好的效果。采用芯片EP4CE15F17C8作為硬件平臺(tái)，QuartusⅡ與NiosⅡ?yàn)檐浖脚_(tái)，用Verilog HDL語言可設(shè)計(jì)出具有多級(jí)采樣時(shí)鐘邏輯分析儀，上述的設(shè)計(jì)過程通過利用FPGA設(shè)計(jì)邏輯分析儀，軟件設(shè)計(jì)替代了傳統(tǒng)的電路硬件設(shè)計(jì)，不僅設(shè)計(jì)的靈活性得到了提高，電路設(shè)計(jì)所受到的硬件方面的限制也得到了降低，另外系統(tǒng)的成本也得以降低。這種基于FPGA的邏輯分析儀不僅具有廣闊的實(shí)用性，還具有廣泛的應(yīng)用性，經(jīng)濟(jì)和社會(huì)效益得以實(shí)現(xiàn)，在學(xué)校教育和科學(xué)研究上都會(huì)產(chǎn)生一定意義。

參考文獻(xiàn)

[1]王建國(guó)，汪新新.基于FPGA的簡(jiǎn)易邏輯分析儀的設(shè)計(jì)[J].微計(jì)算機(jī)信息，2008，24（10-1）：214-216.

[2]左超，周金剛，崔長(zhǎng)生.基于FPGA的簡(jiǎn)易邏輯分析儀[J].電子工程師，2008，34（12）：4-7.

[3]張俊濤，馬文博.基于FPGA簡(jiǎn)易邏輯分析儀的設(shè)計(jì)與實(shí)現(xiàn)[J].化工自動(dòng)化及儀表，2011，38（9）：1128-1130.

[4]程達(dá)，唐宏昊，邢玉秀.基于FPGA的簡(jiǎn)易邏輯分析儀設(shè)計(jì)[J].國(guó)外電子元器件，2008，1（9）：25-29.

[5]王景存，李炳生，郝國(guó)法，等.用FPGA實(shí)現(xiàn)數(shù)字邏輯分析儀設(shè)計(jì)[J].武漢科技大學(xué)學(xué)報(bào)，2001，3（24）：298-300.

[6]王培元.基于FPGA的邏輯分析儀設(shè)計(jì)[J].襄樊學(xué)院學(xué)報(bào)，2009，30（5）：34-81.

作者簡(jiǎn)介

龍菲（1991-），女，四川達(dá)州人，大四在讀，研究方向：微電子。

趙一帆（1992-），四川省成都人，大四在讀，研究方向：微電子。endprint

摘 要 邏輯分析儀用于涉及大量信號(hào)或復(fù)雜的觸發(fā)器要求的數(shù)字測(cè)量，但是以往的獨(dú)立式邏輯分析儀不僅結(jié)構(gòu)復(fù)雜，而且價(jià)格昂貴。文章介紹了一種基于FPGA的邏輯分析儀，闡述了邏輯分析儀的硬件電路設(shè)計(jì)和軟件設(shè)計(jì)部分。該邏輯分析儀通過液晶顯示屏顯示，它既可以和設(shè)計(jì)任務(wù)集成在一起，作為設(shè)計(jì)的一部分，對(duì)被測(cè)信號(hào)的時(shí)序邏輯進(jìn)行分析和測(cè)試，也可以單獨(dú)作為簡(jiǎn)易邏輯分析儀使用。本設(shè)計(jì)采用Altera公司的Cyclone IV E芯片EP4CE15F17C8作為硬件平臺(tái)，QuartusⅡ與Nios Ⅱ?yàn)檐浖脚_(tái)，用Verilog語言設(shè)計(jì)了一個(gè)邏輯分析儀。

關(guān)鍵詞 FPGA；QuartusⅡ；Nios Ⅱ；邏輯分析儀；Verilog

中圖分類號(hào)：TM935 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1671-7597（2014）08-0197-02

1 緒論

1）隨著數(shù)字技術(shù)和計(jì)算機(jī)的發(fā)展，邏輯分析儀成為一種適用于硬件分析和軟件分析的嶄新的測(cè)量?jī)x器。邏輯分析儀已成為電路設(shè)計(jì)中不可缺少的設(shè)備，當(dāng)工程師在測(cè)試數(shù)字方面的邏輯關(guān)系和模擬方面的模擬量時(shí)，也就是數(shù)?；旌闲盘?hào)電路的設(shè)計(jì)階段，必須分析數(shù)字部分的邏輯關(guān)系以及邏輯部分的模擬量。傳統(tǒng)的方法由于電子技術(shù)迅速發(fā)展，它對(duì)于分析系統(tǒng)邏輯關(guān)系是遠(yuǎn)遠(yuǎn)不夠的。作為一種類似于示波器的波形測(cè)試儀器，邏輯分析儀可以監(jiān)測(cè)硬件電路工作時(shí)的邏輯電平（高或低）并加以存儲(chǔ)，最后用圖形的方式直觀地表達(dá)出來，這使得檢測(cè)、分析電路設(shè)計(jì)（硬件設(shè)計(jì)和軟件設(shè)計(jì)）中的錯(cuò)誤更加容易，從而解決了傳統(tǒng)方法的缺陷。我們可以通過邏輯分析儀迅速地定位錯(cuò)誤，解決問題，達(dá)到事半功倍的效果。

FPGA器件及其開發(fā)系統(tǒng)是開發(fā)大規(guī)模數(shù)字集成電路的新技術(shù)，在FPGA開發(fā)軟件的支持下，它將現(xiàn)代VLSI邏輯集成的優(yōu)點(diǎn)和可編程器件的靈活設(shè)計(jì)、制作及上市快速的長(zhǎng)處相結(jié)合。采用FPGA技術(shù)，設(shè)計(jì)者可直接根據(jù)系統(tǒng)要求定義和修改其邏輯功能，使一個(gè)包含數(shù)千個(gè)邏輯門的數(shù)字系統(tǒng)設(shè)計(jì)得以實(shí)現(xiàn)可在幾天內(nèi)完成所需電路，所以無論是從產(chǎn)品上市速度而言，還是從設(shè)計(jì)制作成本而言，在較大的應(yīng)用范圍內(nèi)FPGA均優(yōu)于掩膜設(shè)計(jì)制作的ASIC。多平臺(tái)FPGA在加快FPGA技術(shù)進(jìn)入許多新應(yīng)用領(lǐng)域方面具有革命性意義。

2）邏輯分析儀的基本結(jié)構(gòu)及工作機(jī)理。基于FPGA的邏輯分析儀主要由三部分構(gòu)成：液晶顯示屏、高速比較器、核心板。由于FPGA（現(xiàn)場(chǎng)可編程門陣列）可實(shí)現(xiàn)無限次的反復(fù)編程設(shè)計(jì)，使用快速方便，并且可現(xiàn)場(chǎng)編程模擬等特點(diǎn)，所以本系統(tǒng)中比較復(fù)雜的控制器部分、采樣部分、激勵(lì)部分、I/O接口部分都采用FPGA實(shí)現(xiàn)；其他的由外圍芯片組成。外圍芯片上主要有RAM及數(shù)據(jù)緩沖、鎖存等數(shù)據(jù)通道部分。

Altera Cyclone FPGA是目前市場(chǎng)上性價(jià)比最優(yōu)且價(jià)格最低的FPGA。Cyclone器件具有為大批量?jī)r(jià)格敏感應(yīng)用優(yōu)化的功能集，這些應(yīng)用市場(chǎng)包括消費(fèi)類、工業(yè)類、汽車業(yè)、計(jì)算機(jī)和通信類。本設(shè)計(jì)采用Altera公司的CycloneIV E芯片EP4CE15F17C8作為硬件平臺(tái)。

3）QuartusII與NiosⅡ簡(jiǎn)介。QuartusII是Altera公司設(shè)計(jì)的綜合性PLD/FPGA開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescription Language）等多種輸入設(shè)計(jì)形式，自有內(nèi)嵌的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。

NiosⅡ嵌入式處理器是Altera公司推出的采用哈佛結(jié)構(gòu)并具有32位指令集的第二代片上可編程的軟核處理器，其最大的優(yōu)點(diǎn)是模塊化的硬件結(jié)構(gòu)，以及由此帶來的靈活性和可裁減性。相對(duì)于傳統(tǒng)的處理器，NiosⅡ可以在設(shè)計(jì)階段根據(jù)實(shí)際的需求來增減外設(shè)的數(shù)量和種類。設(shè)計(jì)者可以使用Altera提供的開發(fā)工具SOPC Builder，在此基礎(chǔ)上可以很快地將硬件系統(tǒng)（包括處理器、存儲(chǔ)器、外設(shè)接口和用戶邏輯電路）與常規(guī)軟件集成在單一可編程芯片中。而且SOPC Builder還提供了標(biāo)準(zhǔn)的接口方式，用戶可以將自己的外圍電路做成NiosⅡ軟核并形成可以添加的外設(shè)模塊，這種設(shè)計(jì)方式更加方便了各類系統(tǒng)的調(diào)試。

在Quartus II與NiosⅡ中都會(huì)用到Verilog HDL語言進(jìn)行程序設(shè)計(jì)與代碼編寫。Verilog HDL是一種硬件描述語言，它用文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

4）邏輯分析儀硬件設(shè)計(jì)。邏輯分析儀硬件電路由Altera公司的CycloneIV E芯片EP4CE15F17C8構(gòu)建。利用EP4CE15F17C8主要完成數(shù)據(jù)采集電路的設(shè)計(jì)硬件電路如圖1所示。

圖1 原理方框圖

信號(hào)源發(fā)送數(shù)據(jù)至外接高速比較器，采集到的輸入信號(hào)通過高速比較器與門限電壓進(jìn)行比較，以確定其值為0或1，F(xiàn)PGA經(jīng)過采樣和判斷處理后，存儲(chǔ)到SDRAM中，并由軟件編程控制將波形顯示到液晶顯示屏上面。

2 實(shí)驗(yàn)過程

1）建硬件平臺(tái)。運(yùn)用QuartusⅡ搭建CPU與其他模塊。首先，由PLL產(chǎn)生系統(tǒng)時(shí)鐘與采樣時(shí)鐘。由于本文討論的是四通道的邏輯分析儀，所以共用了4個(gè)串轉(zhuǎn)并模塊與sram來存儲(chǔ)數(shù)據(jù)，數(shù)據(jù)通過串轉(zhuǎn)并進(jìn)入sram存儲(chǔ)最終進(jìn)入CPU。

另外我們需要搭建外圍電路進(jìn)行數(shù)據(jù)高速比較，高速比較器用的是TI公司的TLV 3502型號(hào)的4.5ns 軌至軌比較器。該推挽輸出比較器TLV 350x系列提供一個(gè)延遲時(shí)間為4.5ns的快速傳播延遲時(shí)間并且操作電壓范圍為+2.7 V至+5.5 V，超越擺幅輸入共模范圍，使其成為低電壓應(yīng)用中的理想選擇。軌到軌輸出直接驅(qū)動(dòng)或者CMOS或者TTL邏輯。圖2為該高速比較器的內(nèi)部圖，圖3為電路圖。

圖3 外圍電路電路圖

2）搭建軟件平臺(tái)。利用Nios Ⅱ進(jìn)行驅(qū)動(dòng)，并控制顯示屏界面。其中顯示屏驅(qū)動(dòng)代碼為自帶的，另外我們編寫了控制代碼對(duì)顯示屏的顯示進(jìn)行布局控制。

3 結(jié)論

由測(cè)試結(jié)果可知本設(shè)計(jì)能夠很好地實(shí)現(xiàn)簡(jiǎn)易邏輯分析儀的功能，具體測(cè)試指標(biāo)如四路波形顯示均達(dá)到實(shí)際使用要求，整體性能穩(wěn)定良好。在計(jì)算機(jī)數(shù)字視頻信號(hào)處理系統(tǒng)研制中使用這種自制的邏輯分析儀進(jìn)行觀測(cè)幫助完成了信號(hào)分析和測(cè)試等重要任務(wù)收到了很好的效果。采用芯片EP4CE15F17C8作為硬件平臺(tái)，QuartusⅡ與NiosⅡ?yàn)檐浖脚_(tái)，用Verilog HDL語言可設(shè)計(jì)出具有多級(jí)采樣時(shí)鐘邏輯分析儀，上述的設(shè)計(jì)過程通過利用FPGA設(shè)計(jì)邏輯分析儀，軟件設(shè)計(jì)替代了傳統(tǒng)的電路硬件設(shè)計(jì)，不僅設(shè)計(jì)的靈活性得到了提高，電路設(shè)計(jì)所受到的硬件方面的限制也得到了降低，另外系統(tǒng)的成本也得以降低。這種基于FPGA的邏輯分析儀不僅具有廣闊的實(shí)用性，還具有廣泛的應(yīng)用性，經(jīng)濟(jì)和社會(huì)效益得以實(shí)現(xiàn)，在學(xué)校教育和科學(xué)研究上都會(huì)產(chǎn)生一定意義。

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作者簡(jiǎn)介

龍菲（1991-），女，四川達(dá)州人，大四在讀，研究方向：微電子。

趙一帆（1992-），四川省成都人，大四在讀，研究方向：微電子。endprint