基于DDS的同步相位信號源的設(shè)計(jì)

張紅濤+李強(qiáng)+李靖

摘 要： 針對重離子加速器（HIRFL）的低電平相幅穩(wěn)定系統(tǒng)，設(shè)計(jì)了以同步置位直接數(shù)字頻率合成器（DDS）技術(shù)為基礎(chǔ)的同步相位信號源作為系統(tǒng)的不同頻、嚴(yán)相位的基準(zhǔn)信號源。以FPGA芯片為核心，采用VHDL語言設(shè)計(jì)各功能模塊，簡化了設(shè)計(jì)過程，便于升級。經(jīng)過電路設(shè)計(jì)、模塊仿真和現(xiàn)場測試，驗(yàn)證了設(shè)計(jì)的正確性。測試結(jié)果表明：該系統(tǒng)具有可靠性高、精度高、穩(wěn)定度高、頻率范圍寬、便于控制等優(yōu)點(diǎn)。

關(guān)鍵詞： 信號源； DDS； FPGA； 同步置位

中圖分類號： TN741?34 文獻(xiàn)標(biāo)識碼： A 文章編號： 1004?373X（2014）14?0014?04

Design of synchronous phase signal source based on DDS

ZHANG Hong?tao， LI Qiang， LI Jing

（The 54th Research Institute of CETC， Shijiazhuang 050081， China）

Abstract： A synchronous phase signal source based on synchronous set direct digital synthesis（DDS） technology as a various frequency and strict in?phase reference signal source of system was designed for low level phase and magnitude stabilization system of HIRFL. Taking FPGA as the kernel， the functional modules was designed with the VHDL language， which simplified the design process. It is easy to upgrade. The validity of system was verified by the circuit design， module simulation and test on spot. Performance test results show that the system has the advantages of high reliability， high precision， high stability and wide frequency range， and is easy to control.

Keywords： signal source； DDS； FPGA； synchronous set

0 引 言

同步相位信號源作為HIRFL（重離子加速器）的低電平相幅穩(wěn)定系統(tǒng)基準(zhǔn)信號源，負(fù)責(zé)為各個(gè)腔體（聚束器NB、主器SSC和小器SFC）的相幅穩(wěn)定系統(tǒng)提供高頻率穩(wěn)定度與幅度穩(wěn)定度的純凈信號，是整個(gè)相幅穩(wěn)定系統(tǒng)實(shí)現(xiàn)數(shù)字化的核心部分。舊系統(tǒng)通過外置信號源加模擬分頻單元實(shí)現(xiàn)，電路構(gòu)造復(fù)雜，精度低，體積龐大，調(diào)節(jié)不方便，維護(hù)困難。

FPGA芯片具有高速、高可靠性、高集成度、現(xiàn)場可編程等優(yōu)點(diǎn)，因而在通信、數(shù)據(jù)處理、網(wǎng)絡(luò)、儀器、工業(yè)控制、軍事和航空航天等眾多領(lǐng)域得到了廣泛應(yīng)用[1]。FPGA芯片使用非常靈活，同一片F(xiàn)PGA通過不同的編程數(shù)據(jù)可以產(chǎn)生不同的電路功能，十分適合實(shí)現(xiàn)DDS技術(shù)[2]。

新設(shè)計(jì)的同步相位信號源以FPGA芯片為核心，在FPGA芯片內(nèi)部實(shí)現(xiàn)DDS模塊，并結(jié)合DSP控制電路、高速D/A、模擬濾波和放大電路等進(jìn)行了硬件電路設(shè)計(jì)，能同時(shí)產(chǎn)生高精度、高穩(wěn)定度的三種腔體的相幅穩(wěn)定系統(tǒng)所需的同步相位基準(zhǔn)信號，設(shè)備體積減小，操作方便，提高了設(shè)備可靠性，易于擴(kuò)展。

1 系統(tǒng)設(shè)計(jì)

同步相位信號源分為基礎(chǔ)同步相位信號源、÷M同步相位信號源與÷N同步相位信號源三個(gè)基準(zhǔn)信號源。其中基礎(chǔ)同步相位信號源作為聚束器的輸入基準(zhǔn)信號源?！翸同步相位信號源作為主器的輸入基準(zhǔn)信號源；÷N同步相位信號源作為小器的輸入基準(zhǔn)信號源。

同步相位信號源系統(tǒng)組成如圖1所示，包括監(jiān)控控制顯示電路、DSP芯片、FPGA芯片、D/A轉(zhuǎn)換電路、濾波電路和放大電路等。監(jiān)控控制顯示電路由按鍵模塊、顯示模塊和監(jiān)控單元組成，顯示模塊可顯示輸出信號頻率、分頻比（M和N）等其他參數(shù)信息，通過按鍵模塊進(jìn)行相關(guān)設(shè)置；DSP芯片通過串口接收監(jiān)控單元傳輸來的聚束器頻率設(shè)置值[f0]、分頻比M和N等數(shù)據(jù)，在DSP內(nèi)部對[f0]進(jìn)行精準(zhǔn)分頻得到主器頻率設(shè)置值[f1]和小器頻率設(shè)置值[f2]，同時(shí)同步控制單元產(chǎn)生清零同步信號送到FPGA內(nèi)部，[f0]，[f1]和[f2]作為頻率控制字通過外部存儲器接口傳輸?shù)紽PGA芯片內(nèi)部；在FPGA內(nèi)部實(shí)現(xiàn)三路DDS模塊，輸出三路數(shù)字信號，經(jīng)過D/A轉(zhuǎn)換器轉(zhuǎn)換為模擬信號，并通過濾波放大后得到不同頻嚴(yán)同相的基準(zhǔn)信號。

圖1 同步相位信號源的系統(tǒng)框圖

2 模塊設(shè)計(jì)

2.1 DDS模塊的FPGA設(shè)計(jì)

2.1.1 DDS基本原理

DDS的基本工作原理為：在參考時(shí)鐘的驅(qū)動(dòng)下，相位累加器對頻率控制字進(jìn)行線性累加，得到的相位碼對波形存儲器尋址，使之輸出相應(yīng)的幅度碼，經(jīng)過模數(shù)轉(zhuǎn)換器得到相應(yīng)的階梯波，最后再使用低通濾波器對其進(jìn)行平滑，得到所需頻率的平滑連續(xù)的波形，其結(jié)構(gòu)框圖如圖2所示[3]。

圖2 DDS的結(jié)構(gòu)框圖

DDS的輸出頻率為[4]：

[fout=fclk?K2N] （1）

式中，N為相位累加器位寬；[fclk]為系統(tǒng)工作頻率；K為頻率控制字。

頻率分辨率為：

[Δf=fclk2N] （2）

2.1.2 相位累加器設(shè)計(jì)

相位累加器是同步信號源的核心部件，由N位加法器與N位累加寄存器級聯(lián)構(gòu)成。同步信號源由三個(gè)相位累加器構(gòu)成，三個(gè)相位累加器在同步控制單元產(chǎn)生的清零信號下內(nèi)部延時(shí)寄存器清零，并在下一個(gè)時(shí)鐘同時(shí)開始對頻率控制字進(jìn)行累加，產(chǎn)生不同頻嚴(yán)同相的相位信息。FPGA內(nèi)部三路DDS模塊除了頻率控制字不同以外，其他構(gòu)成完全相同。單路DDS的FPGA內(nèi)部實(shí)現(xiàn)框圖如圖3所示。由式（2）可知，N越大頻率分辨率越高，為了提高基準(zhǔn)信號的頻率分辨率，本設(shè)計(jì)中N=48，[fclk]=216 MHz，可以實(shí)現(xiàn)[μHz]的分辨率。FPGA芯片選用Xilinx公司的Virtex?5系列XC5VSX95T[5]。芯片內(nèi)部含有豐富的乘法器核（DSP48E）和片內(nèi)RAM資源，非常適合需要高性能DSP計(jì)算能力和高存儲器邏輯的設(shè)計(jì)，DSP48E核包含一個(gè)25×18補(bǔ)碼乘法器和一個(gè)48位加法器/減法器/累加器，在一個(gè)DSP列中完全可級聯(lián)，無需外部布線資源[6]。在設(shè)計(jì)中，使用三個(gè)DSP48E核來實(shí)現(xiàn)三路相位累加器功能，無需其他邏輯資源，在高速時(shí)鐘工作中易于實(shí)現(xiàn)，穩(wěn)定可靠。

圖3 單路DDS的FPGA內(nèi)部實(shí)現(xiàn)框圖

2.1.3 波形存儲器設(shè)計(jì)

波形存儲器用于存放量化的波形數(shù)據(jù)，它將相位累加器生成的相位值轉(zhuǎn)變成波形的幅度值，在系統(tǒng)中完成相位幅度轉(zhuǎn)換的功能[7]。綜合考慮相位截?cái)嗾`差和幅度量化誤差，根據(jù)系統(tǒng)性能要求，ROM尋址位數(shù)為24位，幅度量化位數(shù)為18位。如果直接用24位ROM則需要大約288 MB資源，會使系統(tǒng)功耗增大，可靠性下降。為了進(jìn)一步節(jié)約ROM資源，采用壓縮ROM容量的方法，把尋址位數(shù)分為高12位和低12位地址，對應(yīng)建立表格[φh]和[φl]，分別查表后，根據(jù)式（3）計(jì)算可得所需要的正弦值：

[sinφh+φl=sinφh?cosφl+cosφh?sinφl] （3）

按照上述方法需要用到4塊12位ROM，大約需要288 Kb資源，極大的節(jié)約了ROM資源。使用FPGA芯片自帶的IP核Block Memory ROM來實(shí)現(xiàn)4塊12位ROM，使用DSP48E 核來實(shí)現(xiàn)18位乘法器和36位加法器。使用經(jīng)過嚴(yán)格測試和優(yōu)化過的IP核，可大大降低系統(tǒng)設(shè)計(jì)的繁瑣程度，提高系統(tǒng)穩(wěn)定性。

36位加法器輸出數(shù)據(jù)經(jīng)過截位處理后為14位有符號位數(shù)據(jù)， D/A轉(zhuǎn)換器需要用到14位無符號位數(shù)據(jù)，必須經(jīng)過波形變換轉(zhuǎn)換成合適D/A轉(zhuǎn)換器的數(shù)據(jù)。

2.2 同步設(shè)計(jì)

為了產(chǎn)生三路不同頻嚴(yán)同相的基準(zhǔn)信號，需要做同步處理。同步控制單元在DSP芯片內(nèi)部實(shí)現(xiàn)，DSP通過外部存儲器接口把頻率值、分頻比等信息送到FPGA，同時(shí)把同步清零信號送到FPGA內(nèi)部相位累加器。產(chǎn)生同步清零的條件包括：

（1） 開機(jī)設(shè)置完成后；

（2） 分頻比改變或頻率設(shè)置值改變；

（3） 外部的復(fù)位信號；

（4） 外部的重新同步請求信號。

2.3 D/A轉(zhuǎn)換器設(shè)計(jì)

D/A轉(zhuǎn)換器完成數(shù)據(jù)的數(shù)模轉(zhuǎn)換，芯片選用TI公司DAC5675A，該芯片采樣位數(shù)為14位，最高采樣頻率可到400 MSPS。采用3.3 V單電源供電，芯片自帶1.2 V參考電壓，其70 MHz中頻的無雜散動(dòng)態(tài)范圍[8]達(dá)69 dB。DAC5675A的信號輸入采用的是LVDS標(biāo)準(zhǔn)，可以很方便的與FPGA進(jìn)行接口連接，實(shí)現(xiàn)低噪聲的高速信號傳輸。DAC5675A是模擬差分輸出，可以很好地改善芯片的失真和噪聲性能。

圖4 主器路D/A與FPGA連接圖

圖4為主器路D/A與FPGA連接圖，通過FPGA的BANK23輸出D/A的數(shù)據(jù)和時(shí)鐘，在FPGA內(nèi)部實(shí)現(xiàn)LVDS電平標(biāo)準(zhǔn)的轉(zhuǎn)換。D/A時(shí)鐘由FPGA內(nèi)部DCM時(shí)鐘管理模塊產(chǎn)生，應(yīng)用DCM可減少時(shí)鐘分布引起的延時(shí)，以減少時(shí)鐘在輸出端口間的偏差和抖動(dòng)，實(shí)現(xiàn)差分時(shí)鐘的嚴(yán)格相位反相[9]。此外，DCM還可以對其時(shí)鐘輸出進(jìn)行動(dòng)態(tài)調(diào)整，這在調(diào)整高速數(shù)據(jù)流與D/A時(shí)鐘的匹配時(shí)發(fā)揮了重要的作用。模擬差分輸出通過1∶1變壓器轉(zhuǎn)換為單端信號，經(jīng)過濾波電路、放大電路后輸出。

2.4 時(shí)鐘設(shè)計(jì)

時(shí)鐘模塊是系統(tǒng)的重要組成部分，同步基準(zhǔn)信號的產(chǎn)生、內(nèi)部邏輯與計(jì)算、D/A轉(zhuǎn)換都在時(shí)鐘的同步下進(jìn)行。它的性能決定了輸出基準(zhǔn)信號的頻率穩(wěn)定度和相位噪聲。根據(jù)設(shè)計(jì)指標(biāo)要求，采用高穩(wěn)定度恒溫晶振作為系統(tǒng)時(shí)鐘，其頻率為216 MHz，頻率的日穩(wěn)定度為2×10-9，相位噪聲為-130 dBc/Hz@1 kHz。

3 系統(tǒng)驗(yàn)證及測試結(jié)果

使用FPGA進(jìn)行模塊設(shè)計(jì)時(shí)，如果要觀察FPGA內(nèi)部節(jié)點(diǎn)的信號，傳統(tǒng)方法是通過編程，把內(nèi)部節(jié)點(diǎn)信號連接到FPGA的外部管腳上，通過示波器或邏輯分析儀觀察，但這種方法存在很大局限性[10]。為解決這些問題，Xilinx公司推出虛擬邏輯分析儀ChipScope Pro工具，將硬件邏輯分析模塊和源設(shè)計(jì)都集成到FPGA中。不需額外的測試管腳，通過JTAG口就可看到內(nèi)部節(jié)點(diǎn)信號，只需要占用片內(nèi)少量的BlockRAM和邏輯資源，邏輯分析靈活方便。

本設(shè)計(jì)使用Xilinx ISE 11.4進(jìn)行編譯和綜合，為了驗(yàn)證設(shè)計(jì)的正確性，采用ChipScope Pro工具對FPGA內(nèi)部DDS模塊的輸出進(jìn)行在線邏輯分析，波形如圖5所示，DDS模塊功能驗(yàn)證無誤。通過監(jiān)控設(shè)置頻率、分頻比等參數(shù)，用頻譜儀測試聚數(shù)器、主器和小器的基準(zhǔn)信號輸出，信號頻譜如圖6～圖8所示。

圖5 Chipscope顯示波形

圖6 聚數(shù)器36 MHz基準(zhǔn)信號

圖7 主器12 MHz基準(zhǔn)信號

圖8 小器5.5 MHz基準(zhǔn)信號

4 結(jié) 語

利用FPGA芯片和DDS技術(shù)設(shè)計(jì)的同步相位信號源，實(shí)現(xiàn)了三路不同頻、嚴(yán)相位的基準(zhǔn)信號同步輸出，輸出頻率范圍為5.5～55 MHz，頻率測量準(zhǔn)確無誤差，頻率精度高，分辨率可達(dá)[μHz]，外圍電路簡單，采用一塊FPGA實(shí)現(xiàn)三路DDS模塊，一致性和穩(wěn)定性高，配置靈活，降低了設(shè)計(jì)成本，可以廣泛地應(yīng)用于各種加速器腔體的相位與幅度穩(wěn)定系統(tǒng)中，具有較高的推廣應(yīng)用價(jià)值。

參考文獻(xiàn)

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圖5 Chipscope顯示波形

圖6 聚數(shù)器36 MHz基準(zhǔn)信號

圖7 主器12 MHz基準(zhǔn)信號

圖8 小器5.5 MHz基準(zhǔn)信號

4 結(jié) 語

利用FPGA芯片和DDS技術(shù)設(shè)計(jì)的同步相位信號源，實(shí)現(xiàn)了三路不同頻、嚴(yán)相位的基準(zhǔn)信號同步輸出，輸出頻率范圍為5.5～55 MHz，頻率測量準(zhǔn)確無誤差，頻率精度高，分辨率可達(dá)[μHz]，外圍電路簡單，采用一塊FPGA實(shí)現(xiàn)三路DDS模塊，一致性和穩(wěn)定性高，配置靈活，降低了設(shè)計(jì)成本，可以廣泛地應(yīng)用于各種加速器腔體的相位與幅度穩(wěn)定系統(tǒng)中，具有較高的推廣應(yīng)用價(jià)值。

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圖5 Chipscope顯示波形

圖6 聚數(shù)器36 MHz基準(zhǔn)信號

圖7 主器12 MHz基準(zhǔn)信號

圖8 小器5.5 MHz基準(zhǔn)信號

4 結(jié) 語

利用FPGA芯片和DDS技術(shù)設(shè)計(jì)的同步相位信號源，實(shí)現(xiàn)了三路不同頻、嚴(yán)相位的基準(zhǔn)信號同步輸出，輸出頻率范圍為5.5～55 MHz，頻率測量準(zhǔn)確無誤差，頻率精度高，分辨率可達(dá)[μHz]，外圍電路簡單，采用一塊FPGA實(shí)現(xiàn)三路DDS模塊，一致性和穩(wěn)定性高，配置靈活，降低了設(shè)計(jì)成本，可以廣泛地應(yīng)用于各種加速器腔體的相位與幅度穩(wěn)定系統(tǒng)中，具有較高的推廣應(yīng)用價(jià)值。

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