基于FPGA的雷達(dá)信號處理板設(shè)計與實現(xiàn)

林琳

摘 要： 基于CPCI總線， 使用FPGA實現(xiàn)了雷達(dá)信號處理板的設(shè)計與實現(xiàn)。實現(xiàn)數(shù)字下變頻，大時寬帶寬積數(shù)字脈沖壓縮以及FFT等通用雷達(dá)信號處理功能。最后給出了數(shù)字下變頻和大時寬帶寬積數(shù)字脈沖壓縮在某雷達(dá)系統(tǒng)中的測試結(jié)果，測試結(jié)果滿足系統(tǒng)要求。

關(guān)鍵詞：DDS； FPGA； 脈沖壓縮； 雷達(dá)信號處理

中圖分類號： TN958.3?34 文獻(xiàn)標(biāo)識碼： A 文章編號： 1004?373X（2014）11?0051?06

Abstract： Based on CPCI bus， a radar signal processing board was designed and implemented with FPGA， which can be used to accomplish the general functions for radar signal processing like DDC， pulse compression of large time?bandwidth pro?duct signals in time?domain and FFT. At last， DDC and the pulse compression of large time?bandwidth product signals in time?domain are realized according to the requirements of some radar signal processing systems. The test results prove the effectiveness of the system.

Keywords： DDS； FPGA； pulse compression； radar signal processing

0 引 言

雷達(dá)系統(tǒng)需要對海量數(shù)據(jù)進(jìn)行并行、實時處理，設(shè)計雷達(dá)信號處理板需要考慮三個方面的問題：數(shù)據(jù)并行實時處理、數(shù)據(jù)傳輸總線選擇和多通道處理。

實現(xiàn)數(shù)據(jù)實時并行處理的關(guān)鍵在于信號處理器的選擇。選用信號處理器必須兼顧數(shù)據(jù)處理的復(fù)雜性和實時性要求。高端的FPGA已經(jīng)具備了對信號進(jìn)行高密度，大規(guī)模并行處理能力，加上在高速并行處理上的優(yōu)勢，F(xiàn)PGA已經(jīng)成為解決高實時大運算量信號處理的重要手段。

CPCI總線是以PCI電氣規(guī)范為標(biāo)準(zhǔn)的高性能工業(yè)用總線標(biāo)準(zhǔn)， 基于CPCI總線標(biāo)準(zhǔn)，通過FPGA的高速實時并行處理能力，設(shè)計多通道通用雷達(dá)信號處理板。

1 系統(tǒng)方案概述

根據(jù)雷達(dá)信號處理板設(shè)計的要求，總體框圖如圖1所示。

系統(tǒng)主要由AD6654前端高速采集、D/A高速實時回放、FPGA數(shù)字信號處理以及CPCI總線組成。八路模擬信號通過AD6645前端采集通道送到4片F(xiàn)PGA中進(jìn)行數(shù)字信號處理；控制信號通過CPCI與FPGA完成交互。4片F(xiàn)PGA進(jìn)行信號處理的結(jié)果也可以直接通過CPCI接口送到主機(jī)上進(jìn)行后續(xù)分析和處理。也可以通過兩路D/A對數(shù)據(jù)進(jìn)行實時觀察和分析。

2 系統(tǒng)硬件實現(xiàn)

2.1 電源和時鐘設(shè)計

電源分配網(wǎng)絡(luò)的設(shè)計在電路設(shè)計過程中占有十分重要的地位，下面從電源芯片選擇、電源噪聲過濾和FPGA鎖相環(huán)電源設(shè)計三個方面來闡述電源分配網(wǎng)絡(luò)的設(shè)計。

通用信號處理板需要提供數(shù)字5 V，3.3 V，1.1 V，2.5 V和模擬5 V這5種幅值的電壓。其中，1.1 V給4片F(xiàn)PGA（EP3SE110F1152C4）內(nèi)核提供電壓；2.5 V給FPGA的差分I/O提供電壓；3.3 V給FPGA的I/O，AD6645，AD9764提供電壓；模擬5 V給AD6645，AD9764提供電壓。

CPCI的底板可以提供3.3 V，5 V，+12 V和-12 V這4種電壓，12 V，-12 V的電源插針只有一根，只能為每塊板卡提供500 mA的電流[1]。而上面所提到的1.1 V，2.5 V這2種電壓不能直接通過工控機(jī)的底板得到，需要通過電源轉(zhuǎn)換模塊進(jìn)行轉(zhuǎn)化才能得到。

LT1764A系列電源芯片是低噪聲，線性低壓降型電源轉(zhuǎn)換芯片，可以提供最大3 A的電流，可以固定輸出1.5 V，1.8 V，2.5 V，3.3 V電壓。

TPS75933也是線性低壓降型電源轉(zhuǎn)換芯片，可以提供最大7.5 A的電流，可以固定輸出1.5 V，1.8 V，2.5 V，3.3 V電壓，用來給4片EP3SE110F1152C4的普通I/O提供3.3 V電源。

TI公司的PTH05010電源模塊使用開關(guān)電源芯片，5 V電壓輸入，可以提供15 A的輸出電流，輸出電壓0.8～3.6 V可調(diào)節(jié)，轉(zhuǎn)換效率最高可達(dá)96%。用來給4片EP3SE110F1152C4內(nèi)核提供1.1 V電壓。

時鐘電路的設(shè)計是系統(tǒng)設(shè)計中一個非常重要的環(huán)節(jié)，時鐘作為電路工作的基準(zhǔn)，如果質(zhì)量不高會嚴(yán)重影響系統(tǒng)的可靠性和穩(wěn)定性。

綜合考慮調(diào)試的方便以及系統(tǒng)的實際需求設(shè)計了兩個時鐘，一個是由晶振提供的50 MHz的內(nèi)部時鐘，一個是由系統(tǒng)提供的外部時鐘。內(nèi)部時鐘直接送到FPGA的專用時鐘輸入管腳，外部時鐘通過AD8561送到FPGA的專用時鐘輸入管腳，可以根據(jù)需要在FPGA內(nèi)部進(jìn)行兩個時鐘的選擇和切換。

由于信號處理板上有8片AD6645和4片F(xiàn)PGA，所以采用CKV2310時鐘專用芯片提供時鐘，時鐘電路框圖如圖2所示。CKV2310是一個低電壓（2.4～3.6 V）供電的時鐘驅(qū)動芯片，一路輸入能得到十路輸出，這種結(jié)構(gòu)在多處理器系統(tǒng)中保證時鐘的同步時非常有效。在每一路輸出端口加33 Ω左右的匹配電阻既能保持時鐘的穩(wěn)定和同步又方便測試。為了保證八片AD6645的時鐘相位一致，布線過程中八路時鐘信號到八路AD6645走線長度一致。

2.2 A/D及D/A電路設(shè)計

本文根據(jù)系統(tǒng)所要求的動態(tài)范圍和性能指標(biāo)選用了AD公司推出的第四代寬帶模/數(shù)轉(zhuǎn)換器AD6645。

AD6645是一種高速、高性能的單片14位A/D轉(zhuǎn)換器，標(biāo)準(zhǔn)采樣率達(dá)到105 MSPS，無雜散動態(tài)范圍（SFDR）為100 dB，典型的信噪比為74.5 dB。AD6645的主要特點[3]有：完整的解決方案，片內(nèi)包含跟蹤保持放大器和基準(zhǔn)電壓源；高分辨率（14位）和寬動態(tài)范圍；高采樣速率，標(biāo)準(zhǔn)采樣率達(dá)到105 MSPS；模擬信號采用差分輸入方式；功耗約為1.5 W，采用兩組電源供電，5 V為模擬部分供電，3.3 V為數(shù)字部分供電。

A/D是連接模擬前端和數(shù)字信號處理的橋梁，其性能很大程度上決定了整個接收通道的性能。

為了達(dá)到最優(yōu)的性能，AD6645采用差分時鐘輸入。A/D時鐘電路的設(shè)計[4]如圖3所示，時鐘信號通過變壓器交流耦合到時鐘輸入引腳 ，變壓器次級有兩只反向相接的肖特基二極管，以便使時鐘信號幅度限制在峰峰值0.8 V以內(nèi)，避免過大電壓擺幅的時鐘信號通過反饋作用到AD6645的其他接口，還可以限制輸入到[ENCODE]的噪聲。

由于采樣精度受到時鐘性能的影響，為了盡可能地降低可能受到的電磁干擾以及降低對其他電路的干擾，在整個模擬部分下面進(jìn)行了大面積的鋪銅接地[5]。

AD6645的模擬輸入信號是差分接口[6]，因為采用差分輸入可以很好地抑制偶次諧波，提高電路的性能。對由電源和地引入的寄生噪聲以及本振反饋引入的共模信號也有很強的抑制作用。

變壓器耦合模擬輸入電路圖如圖4所示。模擬信號通過變壓器ADT4-1WT交流耦合到輸入引腳[AIN，][AIN]上。AD6645的模擬輸入電壓被偏置到2.4 V，在電路內(nèi)部每個模擬輸入通過500 Ω電阻連接到2.4 V偏置電壓和差分緩沖器。[R2]和[R3]是用來隔離變壓器和AD6645的，這樣可以限制從AD6645反饋到變壓器次級的動態(tài)電流量。AD6645允許輸入的峰峰值為2.2 V，通過調(diào)整[R2，][R3]和[R4]來調(diào)節(jié)模擬輸入信號的大小。在本設(shè)計中，[R1]為62 Ω，[R2]和[R3]為220 Ω，[R4]為1 000 Ω，實現(xiàn)了輸入信號的阻抗匹配。

為了能夠?qū)崟r方便的檢測信號處理結(jié)果的正確性，在電路設(shè)計中對信號處理的結(jié)果進(jìn)行了D/A變換，能實時方便的監(jiān)測數(shù)字信號處理的結(jié)果，方便測試和驗證。

本文采用了AD公司的AD9764，AD9764是14 b的最高工作在125 MSPS的高速器件。同時在D/A處理后加入了運放器件，對D/A電路的輸出信號放大。D/A電路測試框圖如圖5所示。在FPGA內(nèi)設(shè)計多路選擇器（MUX）電路，使用外部開關(guān)作為MUX的選擇地址控制器，完成使用D/A電路檢測不同通道雷達(dá)信號處理結(jié)果的任務(wù)。

2.3 測試和加載設(shè)計

由于通用信號處理板上的元件密度非常大，如何有效的測試一些關(guān)鍵信號成為設(shè)計的一個難題。可測性手段如下：針對關(guān)鍵信號預(yù)留相應(yīng)的測試點；通過JTAG接口完成測試和驗證。

JTAG作為一種標(biāo)準(zhǔn)的測試規(guī)范，可以通過JTAG口使用FPGA內(nèi)嵌的邏輯分析儀SignalTap Ⅱ來進(jìn)行測試，它具有以下特點：

（1） SignalTap Ⅱ的升級是隨著Quartus Ⅱ軟件版本的升級而升級的，無需單獨安裝，安裝Quartus Ⅱ軟件后，就可以方便的使用SignalTap Ⅱ的功能。

（2） SignalTap Ⅱ工具使用JTAG口對FPGA芯片內(nèi)部數(shù)據(jù)進(jìn)行獲取，無需添加其他接口。

（3） SignalTap Ⅱ?qū)?shù)據(jù)的采樣速率最高可達(dá)到200 MHz，可以滿足設(shè)計在FPGA中的使用要求。

（4） SignalTap Ⅱ支持高級觸發(fā)功能，這在復(fù)雜信號測試中非常有用。

3 信號處理功能實現(xiàn)

3.1 數(shù)字下變頻設(shè)計

隨著高速A/D器件的發(fā)展以及中頻正交采樣理論的出現(xiàn)，中頻直接數(shù)字正交檢波已經(jīng)成為雷達(dá)信號處理系統(tǒng)中主流的信號解調(diào)方法。數(shù)字中頻正交采樣很好地解決了I、Q兩路信號幅度不一致和相位正交誤差，鏡頻抑制比得到了極大的提高，可以后續(xù)數(shù)字信號處理提供了高質(zhì)量的信號。

數(shù)字下變頻的作用是將高速率信號變成低速率基帶信號，以便于做進(jìn)一步的信號處理。典型的數(shù)字下變頻采用乘法器和NCO實現(xiàn)，其方法的缺點在于抽取在低通濾波后進(jìn)行，大量運算結(jié)果被浪費，運算效率低。

因此，本文提出一種基于多相結(jié)構(gòu)的高效寬帶數(shù)字下變頻結(jié)構(gòu)，其原理框圖如圖6所示。

具體實現(xiàn)為，2倍抽取在A/D內(nèi)通過DMUX完成。然后由符號轉(zhuǎn)換將輸入信號正負(fù)交替輸出，利用加法器實現(xiàn)，加減可以控制。需要輸出原數(shù)據(jù)時，加減控制設(shè)為加法；需要輸出反相數(shù)據(jù)時，則將加減控制設(shè)為減法，輸出數(shù)據(jù)為零減去原數(shù)據(jù)。FPGA實現(xiàn)如圖7所示。

3.2 脈沖壓縮設(shè)計

脈沖壓縮雷達(dá)采用寬脈沖發(fā)射以提高發(fā)射的平均功率，保證足夠大的作用距離；而接收時采用相應(yīng)的脈沖壓縮算法獲得窄脈沖，以提高距離分辨率，解決了雷達(dá)作用距離與距離分辨率之間的矛盾。

脈沖壓縮的時域處理即雷達(dá)回波序列與匹配濾波器的系數(shù)序列做復(fù)數(shù)卷積運算，通常用FIR濾波器來實現(xiàn)。因此實現(xiàn)大時寬帶寬積的數(shù)字脈沖壓縮的關(guān)鍵在于FIR濾波器的設(shè)計，而在FPGA中實現(xiàn)FIR濾波器的制約在于乘法器的數(shù)量。對于脈沖壓縮系統(tǒng)而言，其匹配濾波器系數(shù)均可設(shè)計成對稱形式，通過使用對稱結(jié)構(gòu)的FIR濾波器結(jié)構(gòu)，在數(shù)據(jù)和系數(shù)相乘之前，完成數(shù)據(jù)的相加，乘法的運算量減少[N2]次，可以節(jié)省乘法器資源。

雖然采用系數(shù)對稱的FIR濾波器結(jié)構(gòu)可以節(jié)省一半的乘法器資源，但由于FPGA的乘法器資源有限，可以考慮只用一個乘法器，對其進(jìn)行時分復(fù)用，即速率換面積的思想。采用時分復(fù)用的思想，在設(shè)計濾波器時可以根據(jù)實際情況靈活地選擇乘法器的復(fù)用次數(shù)[N]和采樣頻率。從上次加法運算結(jié)束到這次加法運算開始的一個數(shù)據(jù)時鐘周期的時間間隔內(nèi)，乘法器應(yīng)完成[N]次乘法運算，每次乘法運算占用一個乘法時鐘周期，[N]次乘法運算也就是實現(xiàn)了一次卷積運算，這樣就只需要一個乘法器，其時序關(guān)系如圖8所示。

時分復(fù)用的次數(shù)[N]要根據(jù)FPGA的速度等級以及數(shù)據(jù)的采樣頻率來決定，在這里令乘法器的復(fù)用次數(shù)為40，這樣通過時分復(fù)用技術(shù)，乘法器的數(shù)量只需原來的[140。]利用PLL的倍頻功能，生成40倍數(shù)據(jù)采樣頻率的時鐘作為乘法器的運算時鐘。把每40階作為1個乘累加單元，本文設(shè)計了1 440階的通用的FIR濾波器用來實現(xiàn)大時寬帶寬積信號的脈沖壓縮，共分為36個乘累加單元，分別處理，最后對各單元結(jié)果求和。每個單元使用兩個40選1的選擇器，一個選擇參與運算的數(shù)據(jù)，另一個選擇相應(yīng)的匹配系數(shù)，數(shù)據(jù)和系數(shù)同時送到乘法器內(nèi)，完成運算后，送到累加器中，每完成40次乘法，鎖存累加結(jié)果，各級的累加結(jié)果相加，得到最終的脈壓結(jié)果。實現(xiàn)框圖如圖9所示。

3.3 FFT設(shè)計

當(dāng)前主流FPGA均已經(jīng)實現(xiàn)了通用信號處理算法的IP核，因此可以使用IP core來提高設(shè)計性能[7]；降低產(chǎn)品開發(fā)成本；縮短設(shè)計周期；設(shè)計靈活性強；仿真方便。

圖10主要是進(jìn)行IP核參數(shù)設(shè)置，主要選擇器件的系列和FFT的點數(shù)以及輸入數(shù)據(jù)和旋轉(zhuǎn)因子的精度[8]，需要注意的是數(shù)據(jù)的精度必須大于等于旋轉(zhuǎn)因子的精度。在這里，器件系列選擇的是Stratix Ⅲ，F(xiàn)FT點數(shù)為1 024，數(shù)據(jù)和旋轉(zhuǎn)因子的精度都為14位。

圖11主要進(jìn)行IP核結(jié)構(gòu)配置，主要配置FFT的Engine個數(shù)和輸入輸出流的相關(guān)配置。從圖中可以得知，當(dāng)選擇Streaming的時候Engine塊設(shè)置不可修改，默認(rèn)為Quad Output。Streaming格式表示輸入輸出的序列是連續(xù)的數(shù)據(jù)流。

圖12是IP核實現(xiàn)選項，主要設(shè)置FFT核實現(xiàn)的資源配置。Structure項有4Mults/2Adders和3Mults/5Adders兩個選項，用來選擇復(fù)數(shù)乘法的架構(gòu)，選擇4Mults/2Adders，器件會更多的使用內(nèi)部的DSP資源，LE資源的使用量最少。Twiddle ROM Distribution選項用來選擇存放旋轉(zhuǎn)因子的ROM空間。

在這些參數(shù)配置完成之后，設(shè)置仿真，用來生成仿真的模型以及用于第三方工具的網(wǎng)表。為了驗證FFT功能，在ROM中存入頻率為5 MHz，14位量化，1 024點的正弦波信號，通過控制信號進(jìn)行循環(huán)輸出，1 024點FFT在SignalTap Ⅱ中的實測結(jié)果如圖13所示。從圖13中可以得知Source_error為0，F(xiàn)FT運算沒有錯誤；Source_exp為-11說明得到的FFT結(jié)果相對實際的FFT結(jié)果縮小了[211]即2 048倍。采樣頻率為40 MHz，F(xiàn)FT結(jié)果相對數(shù)據(jù)延時2 109點即[2 10940=]52.725 μs輸出。

4 系統(tǒng)測試

本文根據(jù)某雷達(dá)系統(tǒng)的具體要求進(jìn)行了程序設(shè)計，在雷達(dá)信號處理板上實現(xiàn)了數(shù)字下變頻和大時寬帶寬積數(shù)字脈沖壓縮[9]，并給出了測試結(jié)果。

4.1 數(shù)字下變頻測試結(jié)果

以線性調(diào)頻信號作為輸入信號，經(jīng)過數(shù)字下變頻，得到I、Q兩路基帶信號分別送到D/A中進(jìn)行數(shù)模變換，通過示波器觀察波形。圖14與圖15分別是數(shù)字下變頻后的I路信號和數(shù)字下變頻后的Q路信號。從圖中可以觀察到I、Q兩路信號的幅度基本一致。

以雷達(dá)回波模擬器的線性調(diào)頻信號作為輸入信號，A/D采樣后的數(shù)據(jù)經(jīng)過數(shù)字下變頻，得到I、Q兩路基帶信號[10]，把數(shù)字下變頻后的I、Q兩路基帶信號輸出到測試端口上，通過邏輯分析儀采集數(shù)據(jù)，在Matlab中進(jìn)行計算可以得到數(shù)字下變頻電路的鏡頻抑制比。圖16為數(shù)字下變頻后信號的鏡頻抑制比，在整個信號帶寬內(nèi)，其鏡頻抑制比都大于70 dB。

4.2 大時寬帶寬積數(shù)字脈沖壓縮的測試結(jié)果

圖17是線性調(diào)頻信號（BT=1 028）作為輸入信號，經(jīng)過脈沖壓縮后，數(shù)據(jù)經(jīng)求模以后送到D/A中通過示波器觀測到的脈壓結(jié)果。圖18是非線性調(diào)頻信號（BT=1 028）作為輸入信號，經(jīng)過脈沖壓縮后，數(shù)據(jù)經(jīng)求模以后送到D/A中通過示波器觀測到的脈壓結(jié)果。

把脈沖壓縮后的I、Q兩路脈壓數(shù)據(jù)輸出到測試端口上，通過邏輯分析儀采集數(shù)據(jù)，在Matlab中進(jìn)行計算可以得到脈沖壓縮的實測結(jié)果。圖19和圖20分別是線性調(diào)頻信號（BT=1 028）和非線性調(diào)頻信號（BT=1 028）的脈沖壓縮實測結(jié)果。BT=1 028的線性調(diào)頻信號的主副比為42.521 3 dB，BT=1 028的非線性調(diào)頻信號的主副比為42.329 0 dB。

從以上的測試結(jié)果中可以得到以下結(jié)論：線性調(diào)頻信號脈壓輸出的測試結(jié)果和仿真分析結(jié)果基本吻合，各項性能指標(biāo)的測試結(jié)果和理論是一致的；非線性調(diào)頻信號脈壓輸出的測試結(jié)果和仿真分析結(jié)果基本吻合，各項性能指標(biāo)的測試結(jié)果和理論是一致的。

5 結(jié) 語

根據(jù)當(dāng)今雷達(dá)信號處理發(fā)展的標(biāo)準(zhǔn)化和通用化的發(fā)展趨勢，并結(jié)合CPCI總線、FPGA和電路設(shè)計等方面的專業(yè)知識，本文研究了基于FPGA的雷達(dá)信號處理板設(shè)計，針對某雷達(dá)系統(tǒng)的具體要求進(jìn)行了程序設(shè)計，并給出了測試結(jié)果。為雷達(dá)信號處理板提供了設(shè)計參考。

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時分復(fù)用的次數(shù)[N]要根據(jù)FPGA的速度等級以及數(shù)據(jù)的采樣頻率來決定，在這里令乘法器的復(fù)用次數(shù)為40，這樣通過時分復(fù)用技術(shù)，乘法器的數(shù)量只需原來的[140。]利用PLL的倍頻功能，生成40倍數(shù)據(jù)采樣頻率的時鐘作為乘法器的運算時鐘。把每40階作為1個乘累加單元，本文設(shè)計了1 440階的通用的FIR濾波器用來實現(xiàn)大時寬帶寬積信號的脈沖壓縮，共分為36個乘累加單元，分別處理，最后對各單元結(jié)果求和。每個單元使用兩個40選1的選擇器，一個選擇參與運算的數(shù)據(jù)，另一個選擇相應(yīng)的匹配系數(shù)，數(shù)據(jù)和系數(shù)同時送到乘法器內(nèi)，完成運算后，送到累加器中，每完成40次乘法，鎖存累加結(jié)果，各級的累加結(jié)果相加，得到最終的脈壓結(jié)果。實現(xiàn)框圖如圖9所示。

3.3 FFT設(shè)計

當(dāng)前主流FPGA均已經(jīng)實現(xiàn)了通用信號處理算法的IP核，因此可以使用IP core來提高設(shè)計性能[7]；降低產(chǎn)品開發(fā)成本；縮短設(shè)計周期；設(shè)計靈活性強；仿真方便。

圖10主要是進(jìn)行IP核參數(shù)設(shè)置，主要選擇器件的系列和FFT的點數(shù)以及輸入數(shù)據(jù)和旋轉(zhuǎn)因子的精度[8]，需要注意的是數(shù)據(jù)的精度必須大于等于旋轉(zhuǎn)因子的精度。在這里，器件系列選擇的是Stratix Ⅲ，F(xiàn)FT點數(shù)為1 024，數(shù)據(jù)和旋轉(zhuǎn)因子的精度都為14位。

圖11主要進(jìn)行IP核結(jié)構(gòu)配置，主要配置FFT的Engine個數(shù)和輸入輸出流的相關(guān)配置。從圖中可以得知，當(dāng)選擇Streaming的時候Engine塊設(shè)置不可修改，默認(rèn)為Quad Output。Streaming格式表示輸入輸出的序列是連續(xù)的數(shù)據(jù)流。

圖12是IP核實現(xiàn)選項，主要設(shè)置FFT核實現(xiàn)的資源配置。Structure項有4Mults/2Adders和3Mults/5Adders兩個選項，用來選擇復(fù)數(shù)乘法的架構(gòu)，選擇4Mults/2Adders，器件會更多的使用內(nèi)部的DSP資源，LE資源的使用量最少。Twiddle ROM Distribution選項用來選擇存放旋轉(zhuǎn)因子的ROM空間。

在這些參數(shù)配置完成之后，設(shè)置仿真，用來生成仿真的模型以及用于第三方工具的網(wǎng)表。為了驗證FFT功能，在ROM中存入頻率為5 MHz，14位量化，1 024點的正弦波信號，通過控制信號進(jìn)行循環(huán)輸出，1 024點FFT在SignalTap Ⅱ中的實測結(jié)果如圖13所示。從圖13中可以得知Source_error為0，F(xiàn)FT運算沒有錯誤；Source_exp為-11說明得到的FFT結(jié)果相對實際的FFT結(jié)果縮小了[211]即2 048倍。采樣頻率為40 MHz，F(xiàn)FT結(jié)果相對數(shù)據(jù)延時2 109點即[2 10940=]52.725 μs輸出。

4 系統(tǒng)測試

本文根據(jù)某雷達(dá)系統(tǒng)的具體要求進(jìn)行了程序設(shè)計，在雷達(dá)信號處理板上實現(xiàn)了數(shù)字下變頻和大時寬帶寬積數(shù)字脈沖壓縮[9]，并給出了測試結(jié)果。

4.1 數(shù)字下變頻測試結(jié)果

以線性調(diào)頻信號作為輸入信號，經(jīng)過數(shù)字下變頻，得到I、Q兩路基帶信號分別送到D/A中進(jìn)行數(shù)模變換，通過示波器觀察波形。圖14與圖15分別是數(shù)字下變頻后的I路信號和數(shù)字下變頻后的Q路信號。從圖中可以觀察到I、Q兩路信號的幅度基本一致。

以雷達(dá)回波模擬器的線性調(diào)頻信號作為輸入信號，A/D采樣后的數(shù)據(jù)經(jīng)過數(shù)字下變頻，得到I、Q兩路基帶信號[10]，把數(shù)字下變頻后的I、Q兩路基帶信號輸出到測試端口上，通過邏輯分析儀采集數(shù)據(jù)，在Matlab中進(jìn)行計算可以得到數(shù)字下變頻電路的鏡頻抑制比。圖16為數(shù)字下變頻后信號的鏡頻抑制比，在整個信號帶寬內(nèi)，其鏡頻抑制比都大于70 dB。

4.2 大時寬帶寬積數(shù)字脈沖壓縮的測試結(jié)果

圖17是線性調(diào)頻信號（BT=1 028）作為輸入信號，經(jīng)過脈沖壓縮后，數(shù)據(jù)經(jīng)求模以后送到D/A中通過示波器觀測到的脈壓結(jié)果。圖18是非線性調(diào)頻信號（BT=1 028）作為輸入信號，經(jīng)過脈沖壓縮后，數(shù)據(jù)經(jīng)求模以后送到D/A中通過示波器觀測到的脈壓結(jié)果。

把脈沖壓縮后的I、Q兩路脈壓數(shù)據(jù)輸出到測試端口上，通過邏輯分析儀采集數(shù)據(jù)，在Matlab中進(jìn)行計算可以得到脈沖壓縮的實測結(jié)果。圖19和圖20分別是線性調(diào)頻信號（BT=1 028）和非線性調(diào)頻信號（BT=1 028）的脈沖壓縮實測結(jié)果。BT=1 028的線性調(diào)頻信號的主副比為42.521 3 dB，BT=1 028的非線性調(diào)頻信號的主副比為42.329 0 dB。

從以上的測試結(jié)果中可以得到以下結(jié)論：線性調(diào)頻信號脈壓輸出的測試結(jié)果和仿真分析結(jié)果基本吻合，各項性能指標(biāo)的測試結(jié)果和理論是一致的；非線性調(diào)頻信號脈壓輸出的測試結(jié)果和仿真分析結(jié)果基本吻合，各項性能指標(biāo)的測試結(jié)果和理論是一致的。

5 結(jié) 語

根據(jù)當(dāng)今雷達(dá)信號處理發(fā)展的標(biāo)準(zhǔn)化和通用化的發(fā)展趨勢，并結(jié)合CPCI總線、FPGA和電路設(shè)計等方面的專業(yè)知識，本文研究了基于FPGA的雷達(dá)信號處理板設(shè)計，針對某雷達(dá)系統(tǒng)的具體要求進(jìn)行了程序設(shè)計，并給出了測試結(jié)果。為雷達(dá)信號處理板提供了設(shè)計參考。

參考文獻(xiàn)

[1] 梁麗.基于FPGA的雷達(dá)信號處理系統(tǒng)設(shè)計[D].南京：南京理工大學(xué)，2006.

[2] 王華強.基于標(biāo)準(zhǔn)總線的通用信號處理板設(shè)計[D].西安：西安電子科技大學(xué)，2006.

[3] 陳妮.基于CPCI總線的通用信號處理板設(shè)計[D].西安：西安電子科技大學(xué)，2008.

[4] 吳繼華，王誠.Altera FPGA/CPLD設(shè)計（高級篇）[M].北京：人民郵電出版社，2005.

[5] 蘇濤，何學(xué)輝，呂林夏.實時信號處理系統(tǒng)設(shè)計[M].西安：西安電子科技大學(xué)出版社，2006.

[6] Analog Devices. AD6645 data sheet [M]. USA： Analog Devi?ces， 2003.

[7] Altera Corporation. Stratix III device handbook， volume 1 [M]. California， USA： Altera Corporation， 2007.

[8] 白海龍.基于多FPGA和多DSP的SAR成像信號處理機(jī)設(shè)計[D].西安：西安電子科技大學(xué)，2008.

[9] 丁玉美，高西全.數(shù)字信號處理[M].2版.西安：西安電子科技大學(xué)出版社，2006.

[10] 尹彩鈴.脈沖壓縮算法研究與仿真[D].西安：西安電子科技大學(xué)，2008.

時分復(fù)用的次數(shù)[N]要根據(jù)FPGA的速度等級以及數(shù)據(jù)的采樣頻率來決定，在這里令乘法器的復(fù)用次數(shù)為40，這樣通過時分復(fù)用技術(shù)，乘法器的數(shù)量只需原來的[140。]利用PLL的倍頻功能，生成40倍數(shù)據(jù)采樣頻率的時鐘作為乘法器的運算時鐘。把每40階作為1個乘累加單元，本文設(shè)計了1 440階的通用的FIR濾波器用來實現(xiàn)大時寬帶寬積信號的脈沖壓縮，共分為36個乘累加單元，分別處理，最后對各單元結(jié)果求和。每個單元使用兩個40選1的選擇器，一個選擇參與運算的數(shù)據(jù)，另一個選擇相應(yīng)的匹配系數(shù)，數(shù)據(jù)和系數(shù)同時送到乘法器內(nèi)，完成運算后，送到累加器中，每完成40次乘法，鎖存累加結(jié)果，各級的累加結(jié)果相加，得到最終的脈壓結(jié)果。實現(xiàn)框圖如圖9所示。

3.3 FFT設(shè)計

當(dāng)前主流FPGA均已經(jīng)實現(xiàn)了通用信號處理算法的IP核，因此可以使用IP core來提高設(shè)計性能[7]；降低產(chǎn)品開發(fā)成本；縮短設(shè)計周期；設(shè)計靈活性強；仿真方便。

圖10主要是進(jìn)行IP核參數(shù)設(shè)置，主要選擇器件的系列和FFT的點數(shù)以及輸入數(shù)據(jù)和旋轉(zhuǎn)因子的精度[8]，需要注意的是數(shù)據(jù)的精度必須大于等于旋轉(zhuǎn)因子的精度。在這里，器件系列選擇的是Stratix Ⅲ，F(xiàn)FT點數(shù)為1 024，數(shù)據(jù)和旋轉(zhuǎn)因子的精度都為14位。

圖11主要進(jìn)行IP核結(jié)構(gòu)配置，主要配置FFT的Engine個數(shù)和輸入輸出流的相關(guān)配置。從圖中可以得知，當(dāng)選擇Streaming的時候Engine塊設(shè)置不可修改，默認(rèn)為Quad Output。Streaming格式表示輸入輸出的序列是連續(xù)的數(shù)據(jù)流。

圖12是IP核實現(xiàn)選項，主要設(shè)置FFT核實現(xiàn)的資源配置。Structure項有4Mults/2Adders和3Mults/5Adders兩個選項，用來選擇復(fù)數(shù)乘法的架構(gòu)，選擇4Mults/2Adders，器件會更多的使用內(nèi)部的DSP資源，LE資源的使用量最少。Twiddle ROM Distribution選項用來選擇存放旋轉(zhuǎn)因子的ROM空間。

在這些參數(shù)配置完成之后，設(shè)置仿真，用來生成仿真的模型以及用于第三方工具的網(wǎng)表。為了驗證FFT功能，在ROM中存入頻率為5 MHz，14位量化，1 024點的正弦波信號，通過控制信號進(jìn)行循環(huán)輸出，1 024點FFT在SignalTap Ⅱ中的實測結(jié)果如圖13所示。從圖13中可以得知Source_error為0，F(xiàn)FT運算沒有錯誤；Source_exp為-11說明得到的FFT結(jié)果相對實際的FFT結(jié)果縮小了[211]即2 048倍。采樣頻率為40 MHz，F(xiàn)FT結(jié)果相對數(shù)據(jù)延時2 109點即[2 10940=]52.725 μs輸出。

4 系統(tǒng)測試

本文根據(jù)某雷達(dá)系統(tǒng)的具體要求進(jìn)行了程序設(shè)計，在雷達(dá)信號處理板上實現(xiàn)了數(shù)字下變頻和大時寬帶寬積數(shù)字脈沖壓縮[9]，并給出了測試結(jié)果。

4.1 數(shù)字下變頻測試結(jié)果

以線性調(diào)頻信號作為輸入信號，經(jīng)過數(shù)字下變頻，得到I、Q兩路基帶信號分別送到D/A中進(jìn)行數(shù)模變換，通過示波器觀察波形。圖14與圖15分別是數(shù)字下變頻后的I路信號和數(shù)字下變頻后的Q路信號。從圖中可以觀察到I、Q兩路信號的幅度基本一致。

以雷達(dá)回波模擬器的線性調(diào)頻信號作為輸入信號，A/D采樣后的數(shù)據(jù)經(jīng)過數(shù)字下變頻，得到I、Q兩路基帶信號[10]，把數(shù)字下變頻后的I、Q兩路基帶信號輸出到測試端口上，通過邏輯分析儀采集數(shù)據(jù)，在Matlab中進(jìn)行計算可以得到數(shù)字下變頻電路的鏡頻抑制比。圖16為數(shù)字下變頻后信號的鏡頻抑制比，在整個信號帶寬內(nèi)，其鏡頻抑制比都大于70 dB。

4.2 大時寬帶寬積數(shù)字脈沖壓縮的測試結(jié)果

圖17是線性調(diào)頻信號（BT=1 028）作為輸入信號，經(jīng)過脈沖壓縮后，數(shù)據(jù)經(jīng)求模以后送到D/A中通過示波器觀測到的脈壓結(jié)果。圖18是非線性調(diào)頻信號（BT=1 028）作為輸入信號，經(jīng)過脈沖壓縮后，數(shù)據(jù)經(jīng)求模以后送到D/A中通過示波器觀測到的脈壓結(jié)果。

把脈沖壓縮后的I、Q兩路脈壓數(shù)據(jù)輸出到測試端口上，通過邏輯分析儀采集數(shù)據(jù)，在Matlab中進(jìn)行計算可以得到脈沖壓縮的實測結(jié)果。圖19和圖20分別是線性調(diào)頻信號（BT=1 028）和非線性調(diào)頻信號（BT=1 028）的脈沖壓縮實測結(jié)果。BT=1 028的線性調(diào)頻信號的主副比為42.521 3 dB，BT=1 028的非線性調(diào)頻信號的主副比為42.329 0 dB。

從以上的測試結(jié)果中可以得到以下結(jié)論：線性調(diào)頻信號脈壓輸出的測試結(jié)果和仿真分析結(jié)果基本吻合，各項性能指標(biāo)的測試結(jié)果和理論是一致的；非線性調(diào)頻信號脈壓輸出的測試結(jié)果和仿真分析結(jié)果基本吻合，各項性能指標(biāo)的測試結(jié)果和理論是一致的。

5 結(jié) 語

根據(jù)當(dāng)今雷達(dá)信號處理發(fā)展的標(biāo)準(zhǔn)化和通用化的發(fā)展趨勢，并結(jié)合CPCI總線、FPGA和電路設(shè)計等方面的專業(yè)知識，本文研究了基于FPGA的雷達(dá)信號處理板設(shè)計，針對某雷達(dá)系統(tǒng)的具體要求進(jìn)行了程序設(shè)計，并給出了測試結(jié)果。為雷達(dá)信號處理板提供了設(shè)計參考。

參考文獻(xiàn)

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[8] 白海龍.基于多FPGA和多DSP的SAR成像信號處理機(jī)設(shè)計[D].西安：西安電子科技大學(xué)，2008.

[9] 丁玉美，高西全.數(shù)字信號處理[M].2版.西安：西安電子科技大學(xué)出版社，2006.

[10] 尹彩鈴.脈沖壓縮算法研究與仿真[D].西安：西安電子科技大學(xué)，2008.