在FPGA中實現(xiàn)嵌入式TCP/IP通信協(xié)議棧

路后兵

（合肥電子工程學(xué)院，合肥230037）

引 言

隨著電子信息技術(shù)的發(fā)展，網(wǎng)絡(luò)化日益普遍，以太網(wǎng)被廣泛應(yīng)用到各個領(lǐng)域，只要在設(shè)備上增加一個網(wǎng)絡(luò)接口并實現(xiàn)TCP/IP協(xié)議，就可以方便地接入到現(xiàn)有的網(wǎng)絡(luò)中，完成遠程數(shù)據(jù)傳輸?shù)南嚓P(guān)功能。因此，嵌入式網(wǎng)絡(luò)技術(shù)一直是關(guān)注的焦點，目前已經(jīng)廣泛應(yīng)用于通信、工業(yè)控制、消費電子等各個領(lǐng)域。近年來，隨著可編程邏輯器件的飛速發(fā)展，人們開始考慮將整個嵌入式系統(tǒng)集成到單片F(xiàn)PGA中實現(xiàn)，其中也包括了以太網(wǎng)的嵌入式片上系統(tǒng)。本文從實際應(yīng)用出發(fā)，以Xilinx FPGA的軟核CPU MicroBlaze IPCore搭建的片上系統(tǒng)（System-on-Chip），構(gòu)建了嵌入式網(wǎng)絡(luò)硬件開發(fā)平臺，實現(xiàn)了TCP/IP通信協(xié)議棧LwIP（Light-weight Internet Protocol）在實時操作系統(tǒng)Xilkernel上的移植。詳細介紹了其軟硬件的系統(tǒng)組成和原理，闡述了FPGA的片上系統(tǒng)配置，及其驅(qū)動層和協(xié)議棧層軟件的結(jié)構(gòu)，并給出部分關(guān)鍵源碼。

1 系統(tǒng)硬件平臺設(shè)計

Xilinx為嵌入式網(wǎng)絡(luò)通信解決方案提供了廣泛的組件和資源。Xilinx嵌入式解決方案的一個主要優(yōu)點是其處理器、IP內(nèi)核以及軟件組件的靈活性和可擴展能力，其強大的靈活性允許用戶根據(jù)需要開啟或禁止處理器、IP內(nèi)核以及軟件平臺的選項和高級功能，并且可以對許多獨立參數(shù)進行精細調(diào)整，直到在軟件級滿足應(yīng)用要求。

系統(tǒng)采用Xilinx公司的FPGA芯片XC5VFX70T為硬件設(shè)計平臺，以 MicroBlaze軟核作為中央處理器，以VHDL硬件描述語言實現(xiàn)協(xié)處理功能模塊，以片上總線連接MicroBlaze處理器和外圍設(shè)備（IP）來搭建嵌入式片上系統(tǒng)。

Xilinx以IBM CoreConnect總線通信鏈作為嵌入式處理器的片上總線，提供了豐富的接口資源，主要有PLB（Processor Local Bus，處理器本地總線）接口、高速的LMB（Local Memory Bus，本地存儲器總線）接口、FSL（Fast Simplex Link，快速單連接）主從設(shè)備接口、XCL（Xilinx Cache Link，Xilinx緩存鏈路）接口。PLB總線可將外設(shè)IP核連接到MicroBlaze系統(tǒng)中，常用在速度要求不高的場合；LMB專門用于實現(xiàn)對片上塊RAM的高速訪問；XCL則用于實現(xiàn)對片外存儲器的高速訪問。FSL是MicroBlaze處理器特有的一個基于FIFO的單向鏈路，可實現(xiàn)用戶自定義IP核與MicroBlaze內(nèi)部通用寄存器的點對點直接相連，一般用在傳輸速度要求較高的場合。

已實現(xiàn)的系統(tǒng)由MicroBlaze處理器、ILMB總線、DLMB總線、Block RAM、DDR SDRAM、10/100/1000 Soft TEMAC、GPIO接口、UART16550串口、PLB TIMER定時器，以及基于PLB總線技術(shù)的DDC（數(shù)字下變頻）自定義IPCore和基于FSL總線技術(shù)的FFT（快速傅里葉變換）自定義IPCore組成。設(shè)計的系統(tǒng)架構(gòu)如圖1所示，整個系統(tǒng)在Xilinx的EDK開發(fā)工具中構(gòu)建，具有完全的可編程特性，可根據(jù)不同任務(wù)需求來更改相關(guān)的配置參數(shù)。

圖1 系統(tǒng)架構(gòu)圖

2 系統(tǒng)軟件平臺設(shè)計

2.1 LwIP協(xié)議棧

LwIP是一個開源TCP/IP協(xié)議棧，在實現(xiàn)TCP/IP協(xié)議棧主要功能的基礎(chǔ)上減少了對RAM的占用，一般只需要幾十KB的RAM和40 KB左右的ROM就可以運行，因此非常適合在硬件配置較低的嵌入式系統(tǒng)中使用。EDK為LwIP庫提供了良好的接口，并為Xilinx公司TEMAC IP核提供了適配器，在EDK工程中方便地應(yīng)用LwIP協(xié)議棧實現(xiàn)網(wǎng)絡(luò)功能。LwIP具有如下特點：

①支持多網(wǎng)絡(luò)接口下的IP轉(zhuǎn)發(fā)；

②支持ICMP協(xié)議；

③包括實驗性擴展的UDP（用戶數(shù)據(jù)報協(xié)議）；

④包括阻塞控制、RTT估算以及快速恢復(fù)和轉(zhuǎn)發(fā)的TCP（傳輸控制協(xié)議）；

⑤提供專門的內(nèi)部回調(diào)接口（Raw API）用于提高應(yīng)用程序性能；

⑥可選擇的Berkeley接口API（多線程情況下）；

⑦在最新的版本中支持ppp；

⑧新版本中增加了的IP fragment的支持；

⑨支持DHCP協(xié)議，動態(tài)分配IP地址。

在Xilinx的嵌入式開發(fā)工具EDK中，Lw IP的版本為lwip130，即Lw IP的v1.3.0版本。LwIP庫提供了RAW模式和Socket模式兩類API函數(shù)，前者面向高性能，后者面向通用性，提供一組標(biāo)準(zhǔn)的Socket API接口函數(shù)。

2.2 Xilkernel實時操作系統(tǒng)

Xilkernel是Xilinx公司提供的用于EDK系統(tǒng)的小型、模塊化的嵌入式實時操作系統(tǒng)，支持MicroBlaze、PowerPC405以及Power PC440處理器。Xilkernel是一種專用的嵌入式操作系統(tǒng)，內(nèi)核完整，占用CPU資源較少，運行速度快，內(nèi)核響應(yīng)時間間隔最短可設(shè)置為1 ms，且與EDK生成的硬件系統(tǒng)緊密結(jié)合，具有可定制的特點，支持可移植操作系統(tǒng)接口（POSIX），是中小型設(shè)計的理想操作系統(tǒng)。其內(nèi)部結(jié)構(gòu)如圖2所示。

Xilkernel本身不帶有文件處理系統(tǒng)和TCP/IP協(xié)議棧，但與LwIP庫具有良好的接口，且支持Lib Xil MFS文件系統(tǒng)庫，因此，也可形成較為復(fù)雜的嵌入式系統(tǒng)。其具有如下特點：

①內(nèi)核配置功能都已集成到EDK工具中，使用簡單、方便；

②內(nèi)核啟動時，靜態(tài)創(chuàng)建線程，而動態(tài)分配內(nèi)存；

③可加載或卸載不同的功能模塊來實現(xiàn)內(nèi)核的擴展性；

④提供了一套符合POSIX的API用戶程序接口函數(shù)；

⑤所有系統(tǒng)調(diào)用函數(shù)帶有參數(shù)合法性檢查保護，并返回符合POSIX的錯誤代碼。

圖2 Xilkernel內(nèi)部結(jié)構(gòu)示意圖

3 TCP/IP通信協(xié)議實現(xiàn)及測試

3.1 Socket應(yīng)用程序開發(fā)

Lw IP Socket API是建立在Xilkernel操作系統(tǒng)多線程任務(wù)基礎(chǔ)上的，與BSD標(biāo)準(zhǔn)的Socket API非常相似，具有開發(fā)難度較小、便于用戶調(diào)用的特點，可滿足一般網(wǎng)絡(luò)應(yīng)用的要求。使用LwIP的Socket模式，首先要在初始化線程中調(diào)用lwip＿init（）函數(shù)對LwIP協(xié)議棧進行初始化，再使用sys＿thread＿new（）函數(shù)來產(chǎn)生一個新的線程，即進入主線程。在主線程中首先通過xemac＿add（）函數(shù)來添加網(wǎng)絡(luò)接口，然后為xemacif＿input＿thread（）函數(shù)單獨開啟一個線程，將從中斷響應(yīng)過程中接收到的數(shù)據(jù)包移植到LwIP的xemacif＿input＿thread（）函數(shù)運行的線程中，該線程在LwIP數(shù)據(jù)包到達時發(fā)出通知，并通過接收中斷句柄將數(shù)據(jù)存在緩沖中。以下為主線程中添加的網(wǎng)絡(luò)接口程序代碼：

通過上述步驟后，就可使用Socket編程建立網(wǎng)絡(luò)服務(wù)器。

3.2 網(wǎng)絡(luò)數(shù)據(jù)傳輸性能測試

使用RJ45交叉以太網(wǎng)線將Xilinx XC5VFX70T開發(fā)板和PC機直連。PC機作為TCP/IP的客戶端，Xilinx XC5VFX70T開發(fā)板作為TCP/IP的服務(wù)端，客戶端經(jīng)連接響應(yīng)后，高速向服務(wù)器端連續(xù)發(fā)TCP包。服務(wù)端接收到數(shù)據(jù)后計算接收到的數(shù)據(jù)總量，不做其他處理。使用iperf網(wǎng)絡(luò)測試軟件測試系統(tǒng)網(wǎng)絡(luò)直接發(fā)送數(shù)據(jù)的性能。

Socket模式下網(wǎng)絡(luò)發(fā)送速率為27.2 Mb/s，其iperf服務(wù)器端顯示結(jié)果如圖3所示。

圖3 LwIP協(xié)議棧發(fā)送數(shù)據(jù)速率測試結(jié)果

為了檢測本文開發(fā)的應(yīng)用程序中數(shù)據(jù)發(fā)送的速率及其準(zhǔn)確度，在計算機端使用Lab View軟件開發(fā)網(wǎng)絡(luò)服務(wù)客戶端接收本系統(tǒng)的數(shù)據(jù)，并將數(shù)據(jù)記錄為DAT文件，使用多特NetPerSec網(wǎng)絡(luò)測試軟件測試網(wǎng)絡(luò)的當(dāng)前速率和平均速率。在寫數(shù)據(jù)速率為24.1 Mb/s時，NetPerSec顯示網(wǎng)絡(luò)接收平均速率為24.8 Mb/s；記錄的DAT文件顯示圖形中無跳變點，數(shù)據(jù)無丟失，NetPerSec截圖及DAT文件顯示圖形如圖4所示。

圖4 NetPerSec網(wǎng)絡(luò)數(shù)據(jù)流量統(tǒng)計及線性數(shù)據(jù)正確性測試

寫數(shù)據(jù)速率為24.3 Mb/s時，NetPerSec顯示網(wǎng)絡(luò)接收平均速率為25.4 Mb/s；記錄的DAT數(shù)據(jù)顯示圖形中間出現(xiàn)跳變點，說明有數(shù)據(jù)包丟失，NetPerSec截圖及DAT數(shù)據(jù)顯示圖形如圖5所示。

圖5 NetPerSec網(wǎng)絡(luò)數(shù)據(jù)流量統(tǒng)計及數(shù)據(jù)丟包測試

測試結(jié)果表明，使用Lw IP協(xié)議棧Socket模式進行網(wǎng)絡(luò)數(shù)據(jù)傳輸，可實現(xiàn)網(wǎng)速為24.8 Mb/s、接收偵察信號帶寬為750 k Hz的穩(wěn)定數(shù)據(jù)傳輸。

結(jié) 語

本文研究了TCP/IP通信協(xié)議在Xilinx公司FPGA上的實現(xiàn)，介紹了其軟硬件的系統(tǒng)組成及原理。其功能可根據(jù)需要進行定制，不但引入了軟核處理器和嵌入式操作系統(tǒng)Xilkernel，而且應(yīng)用了LwIP TCP/IP協(xié)議棧，同時使用了大量的IP核，系統(tǒng)構(gòu)建非常靈活。其軟硬件部分的設(shè)計采用分離的設(shè)計架構(gòu)，使得整個系統(tǒng)修改和重構(gòu)更加方便，真正實現(xiàn)了嵌入式片上系統(tǒng)。

[1]Xilinx Inc.ML402 User Guider，2005.

[2]Xilinx Inc.MicroBlaze Processor Reference Guide，2008.

[3]Xilinx Inc.OS and Libraries Document Collection，2008.

[4]Xilinx Inc.UG650：LwIP 1.3.0 Liabrary（v1.00.b），2009.

[5]田耘，徐文波，胡彬，等.Xilinx ISE Design Suite 10.x FPGA開發(fā)指南[M].北京：人民郵電出版社，2008.

[6]鮑興川.TCP/IP通信技術(shù)在 Xilinx FPGA 上的實現(xiàn)[J].水利水文自動化，2007，6（2）：20-22.