四通道數(shù)字下變頻器ASIC設(shè)計(jì)

劉 翔 袁子喬

(西安電子工程研究所 西安 710100)

0 引言

DDC是軟件無(wú)線電［1］的核心技術(shù)之一，它位于前端中頻采樣ADC與后端通用DSP器件之間，主要完成混頻、濾波和重采樣，將中頻數(shù)字信號(hào)下變頻至零中頻基帶信號(hào)，并使信號(hào)速率降至通用DSP器件能夠處理的速率，使設(shè)計(jì)更容易實(shí)現(xiàn)。隨著大型相控陣?yán)走_(dá)［2］的發(fā)展和上千陣元雷達(dá)的出現(xiàn)，雷達(dá)前端需要大量采用ADC芯片和DDC處理通道，因此將處理過程相對(duì)簡(jiǎn)單但運(yùn)算量較大的DDC模塊進(jìn)行ASIC設(shè)計(jì)，對(duì)于降低相控陣?yán)走_(dá)接收通道的成本，有著非常重要的作用。

本文介紹了可配置的四通道DDC ASIC芯片的開發(fā)和設(shè)計(jì)，該DDC芯片對(duì)接ADI公司的四通道串行ADC芯片AD9633(12bit)或AD9253(14bit)的四路輸出，芯片內(nèi)部包括高速串并轉(zhuǎn)換模塊、CORDIC混頻模塊、多抽取率低通濾波器模塊，芯片輸出四個(gè)通道數(shù)字下變頻后的I、Q正交信號(hào)。本文給出了基于VerilogHDL語(yǔ)言設(shè)計(jì)的綜合與仿真結(jié)果，從仿真結(jié)果看出所設(shè)計(jì)的芯片能夠滿足現(xiàn)代雷達(dá)數(shù)字接收機(jī)設(shè)計(jì)的需要。

1 數(shù)字下變頻基本原理

DDC的主要實(shí)現(xiàn)方法有:低通濾波法、多相濾波法［3］。低通濾波法實(shí)現(xiàn)簡(jiǎn)單，利用兩路正交的本振信號(hào)與輸入的中頻信號(hào)進(jìn)行混頻，然后分別經(jīng)過低通濾波器，可得到兩路正交的基帶信號(hào)，本文采用低通濾波法實(shí)現(xiàn)DDC。

圖1為低通濾波法實(shí)現(xiàn)DDC的結(jié)構(gòu)框圖，先對(duì)模擬信號(hào)x(t)進(jìn)行采樣，形成數(shù)字化序列x(n)，然后分別與兩個(gè)正交本振序列cos(w0n)和sin(w0n)相乘，再通過數(shù)字低通濾波器，最終輸出正交的IQ信號(hào)。

圖1 低通濾波法實(shí)現(xiàn)DDC的結(jié)構(gòu)框圖

設(shè)輸入的信號(hào)為:

用采樣頻率fs對(duì)其進(jìn)行采樣，得到的采樣序列為:

上式中ω0=2πf0/fs，φ(n)為中頻信號(hào)的相位信息。NCO產(chǎn)生的本振為cos(w0n)和sin(w0n)，對(duì)輸入信號(hào)分別乘以正交的本振信號(hào)，可得到:

I路:

Q路:

經(jīng)數(shù)字低通濾波器后得到基帶信號(hào):

其中I(n)和Q(n)分別表示信號(hào)的同相分量和正交分量［4］。

2 四通道DDC電路設(shè)計(jì)

2.1 四通道DDC內(nèi)部結(jié)構(gòu)框圖

圖2為四通道DDC芯片內(nèi)部結(jié)構(gòu)框圖。DDC芯片接收ADC輸出的四路LVDS串行數(shù)據(jù)，經(jīng)過串并轉(zhuǎn)換，將數(shù)據(jù)轉(zhuǎn)換為四路并行數(shù)據(jù);并行數(shù)據(jù)與內(nèi)部數(shù)字源二選一后輸入電路內(nèi)部進(jìn)行混頻，本振信號(hào)由CORDIC算法產(chǎn)生;混頻后的信號(hào)分兩路，分別進(jìn)入兩個(gè)多抽取率低通濾波器，四個(gè)通道進(jìn)行DDC處理后輸出四路IQ正交信號(hào)，最終四路IQ正交信號(hào)并串轉(zhuǎn)換為一路數(shù)據(jù)輸出，由2bit通道索引區(qū)分通道號(hào)。SPI接口模塊利用SPI數(shù)據(jù)線對(duì)芯片的參數(shù)和工作狀態(tài)進(jìn)行配置，F(xiàn)IR濾波器系數(shù)緩存模塊用于將需要的抽取率對(duì)應(yīng)的濾波器系數(shù)存入芯片內(nèi)，芯片工作時(shí)從緩存中將其讀出使用。

2.2 高速串并轉(zhuǎn)換模塊設(shè)計(jì)

AD9633芯片工作在 DDR 模式［5］下，12bit數(shù)據(jù)分D0和D1各6bit串行輸出，芯片采樣率為clk1x，輸出數(shù)據(jù)時(shí)鐘DCO為clk3x(3倍clk1x時(shí)鐘)，幀時(shí)鐘FCO為 clk1x。

圖3為串并轉(zhuǎn)換內(nèi)部結(jié)構(gòu)圖。從圖中可以看出，進(jìn)行串并轉(zhuǎn)換，需要使用數(shù)據(jù)時(shí)鐘DCO分別在上升沿和下降沿采集信號(hào)，并對(duì)采集的信號(hào)進(jìn)行延時(shí)對(duì)齊，最終由幀時(shí)鐘FCO同步并行輸出。對(duì)于該轉(zhuǎn)換模塊，由于時(shí)鐘頻率高，數(shù)據(jù)延遲小，所以將高速串并轉(zhuǎn)換做成一個(gè)硬IP模塊，單獨(dú)進(jìn)行布局布線，防止電路內(nèi)部其他模塊對(duì)其產(chǎn)生串?dāng)_影響。

2.3 CORDIC 混頻算法［6］實(shí)現(xiàn)

圖4為CORDIC混頻算法流程，輸入頻率控制字，經(jīng)過相位累加、象限變換、16級(jí)Cordic流水運(yùn)算，輸出對(duì)應(yīng)頻率控制字的正余弦值，再分別與輸入的中頻信號(hào)進(jìn)行混頻，輸出兩路混頻結(jié)果。

由頻率控制字計(jì)算當(dāng)前相位值，CORDIC算法目標(biāo)角度的取值范圍為［-99.9o，99.9o］，而在很多場(chǎng)合中需要目標(biāo)角度可以覆蓋［-180o，180o］，因此需要對(duì)目標(biāo)角度進(jìn)行預(yù)處理，即象限變換，表1給出了預(yù)處理前后的變化值。變換后結(jié)果經(jīng)16級(jí)CORDIC算法旋轉(zhuǎn)后可給出輸入角度的正余弦值。需要說明的是每級(jí)旋轉(zhuǎn)后幅值會(huì)增大，16級(jí)旋轉(zhuǎn)其幅值將增大1.648倍，若需消除其影響可在數(shù)據(jù)輸入端對(duì)數(shù)值進(jìn)行相應(yīng)倍數(shù)縮小。

2.4 多抽取率濾波器模塊設(shè)計(jì)

電路經(jīng)過混頻后，需要對(duì)信號(hào)進(jìn)行整形濾波，電路中設(shè)計(jì)一個(gè)多抽取率的FIR低通濾波器［7］，濾波器模塊主要包括32級(jí)移位寄存器組、數(shù)據(jù)整理單元、乘法累加器及求和單元。

從圖5可以看出，從d0到d16、d17到d32使用移位寄存器SRL進(jìn)行數(shù)據(jù)延時(shí)，延時(shí)周期為抽取率，例如4抽取時(shí)，延時(shí)4個(gè)時(shí)鐘周期。反序是將輸入數(shù)據(jù)的順序以每抽取個(gè)數(shù)為一組，按照相反的順序輸出。圖 6可以看出，4抽取率下，d15到d16、d17到d18使用SRL延遲4個(gè)時(shí)鐘周期，d15到d17采用反序延遲，數(shù)據(jù)延遲4個(gè)時(shí)鐘周期且反序輸出。

圖2 四通道DDC芯片內(nèi)部結(jié)構(gòu)框圖

圖3 串并轉(zhuǎn)換內(nèi)部結(jié)構(gòu)圖

圖4 CORDIC混頻算法流程

表1 目標(biāo)角度預(yù)處理機(jī)制

圖5 多抽取率低通濾波器輸入數(shù)據(jù)流

圖6 4抽取下的數(shù)據(jù)流

圖7 多抽取率低通濾波器

從圖7可以看出，使用移位寄存器產(chǎn)生指定時(shí)序的數(shù)據(jù)流后，可以進(jìn)入數(shù)據(jù)整理模塊和乘累加模塊。數(shù)據(jù)整理是將兩個(gè)clk1x數(shù)據(jù)率的數(shù)據(jù)整合為一個(gè)clk2x的數(shù)據(jù)率的數(shù)據(jù)，提高后續(xù)乘累加的工作頻率，可以節(jié)約一半乘法器資源，從圖8可以看出此過程，在數(shù)據(jù)整合過程中使用flag區(qū)分d1和d2。當(dāng)濾波器系數(shù)對(duì)稱時(shí)，可通過預(yù)先加法將對(duì)稱位置的數(shù)據(jù)相加，然后與對(duì)應(yīng)的濾波器系數(shù)進(jìn)行乘累加運(yùn)算，這樣可以減少一半乘法器資源。

乘累加模塊利用bypass信號(hào)標(biāo)識(shí)一組乘累加運(yùn)算數(shù)據(jù)的第一個(gè)數(shù)，求和單元主要將8個(gè)乘累加運(yùn)算結(jié)果進(jìn)行相加，輸出結(jié)果即為輸入數(shù)據(jù)數(shù)字下變頻的結(jié)果。

圖8 4抽取時(shí)數(shù)據(jù)整理時(shí)序圖

2.5 總體仿真

為了驗(yàn)證所設(shè)計(jì)的四通道DDC ASIC的性能，輸入不同形式的信號(hào)，采用不同抽取率DDC進(jìn)行處理，對(duì)輸出信號(hào)進(jìn)行分析驗(yàn)證DDC性能是否滿足設(shè)計(jì)要求。

仿真條件1:A、B通道輸入為正弦信號(hào)，輸入頻率分別為20.1MHz、20.5MHz，C、D通道為線性調(diào)頻信號(hào)，中心頻率為20MHz，帶寬為40MHz，時(shí)寬為80μs，四個(gè)通道信號(hào)采樣率都為80MHz，本振頻率為20MHz。抽取率為4，濾波器階數(shù)為128階，設(shè)計(jì)濾波器通帶截止頻率為4MHz，阻帶起始頻率7MHz，阻帶衰減大于60dB，通帶內(nèi)起伏小于0.1dB，頻率響應(yīng)如圖9所示。

圖9 4抽取128階濾波器頻率特性

圖10 四通道輸入輸出信號(hào)波形仿真圖(4抽取)

圖10為四通道輸入輸出信號(hào)的波形仿真圖，4抽取后，信號(hào)的數(shù)據(jù)率變?yōu)?0MHz，從圖中可以看出A、B通道輸入為點(diǎn)頻信號(hào)，經(jīng)過混頻濾波處理，分別得到0.1MHz、0.5MHz的正弦波，每個(gè)正弦周期內(nèi)各有200、40個(gè)點(diǎn);C、D通道輸入線性調(diào)頻信號(hào)，經(jīng)過混頻濾波后，濾除了不需要的頻率分量，從線性調(diào)頻信號(hào)最終輸出為椎體形狀，兩端頻率被濾掉，由小變大過程為過渡帶，中間幅度相同的部分為通帶，與設(shè)計(jì)的低通濾波器特性相匹配。仿真條件2:A、B、C、D四通道輸入信號(hào)形式與仿真條件1中相同。本振頻率為20MHz，抽取率為10，濾波器階數(shù)為320階，設(shè)計(jì)濾波器通帶截止頻率為2MHz，阻帶起始頻率4MHz，阻帶衰減大于60dB，通帶內(nèi)起伏小于0.1dB，頻率響應(yīng)如圖11所示。

圖11 10抽取320階濾波器頻率特性

圖12 四通道輸入輸出信號(hào)波形仿真圖(10抽取)

從圖12可以看出，10抽取后，信號(hào)的數(shù)據(jù)率為8MHz，對(duì)于A、B通道正弦信號(hào)下變頻為0.1MHz、0.5MHz的正弦波，每個(gè)正弦周期內(nèi)各有80、16個(gè)點(diǎn);對(duì)于C、D通道，可以看到由于10抽取濾波器的通帶變窄，因此C、D通道線性調(diào)頻信號(hào)的輸出相比與4抽取時(shí)的輸出，信號(hào)的時(shí)寬變得更窄了，從圖中也能看出低通濾波器的通帶、過渡帶和阻帶的頻率特性。

3 結(jié)束語(yǔ)

本文提出了一種四通道數(shù)字下變頻器ASIC設(shè)計(jì)的方法。此ASIC芯片可以對(duì)接ADI公司四路串行ADC，通過串并轉(zhuǎn)換模塊、CORDIC混頻模塊、多抽取率低通濾波模塊，可以實(shí)現(xiàn)數(shù)字下變頻功能，滿足雷達(dá)信號(hào)處理大部分情況的使用要求，且采用優(yōu)化的結(jié)構(gòu)降低了芯片功耗和設(shè)計(jì)復(fù)雜度。

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