采用FPGA實現(xiàn)同步串行數(shù)據(jù)的并行采集

嚴(yán)剛峰 方紅 楊維 郭兵

(成都大學(xué)電子信息工程學(xué)院1,四川 成都 610106;四川大學(xué)計算機(jī)學(xué)院2,四川 成都 610065)

采用FPGA實現(xiàn)同步串行數(shù)據(jù)的并行采集

嚴(yán)剛峰1,2方紅1楊維1郭兵2

(成都大學(xué)電子信息工程學(xué)院1,四川 成都 610106;四川大學(xué)計算機(jī)學(xué)院2,四川 成都 610065)

同步串行接口具有傳輸速度快、抗干擾能力強(qiáng)等特點(diǎn),在具有串行數(shù)據(jù)傳輸?shù)碾娮釉O(shè)備中得到了廣泛的應(yīng)用。同步串行數(shù)據(jù)的接收需要專用芯片,這使得具有同步串行接口的電子設(shè)備的應(yīng)用受到了限制。針對具有同步串行接口的絕對值編碼器,提出了串行數(shù)據(jù)轉(zhuǎn)換和讀取的實現(xiàn)方法,給出了詳細(xì)的硬件原理圖及其電路設(shè)計要點(diǎn),并提供了關(guān)鍵的軟件代碼。這為具有同步串行接口設(shè)備的數(shù)據(jù)并行采集提供了一種低成本的實現(xiàn)方案。

同步串行接口 FPGA DSP 數(shù)據(jù)采集 串并轉(zhuǎn)換 硬件設(shè)計

0 引言

數(shù)據(jù)的傳輸有串行和并行兩種方式[1],其中串行方式又可分為同步串行接口和異步串行接口兩種。較異步串行方式,同步串行方式傳輸速度更快,同時還具有連線簡單、抗干擾能力強(qiáng)等突出優(yōu)點(diǎn),因此同步串行接口已成為一種常用的工業(yè)用通信接口。目前,常見的同步串行接口轉(zhuǎn)換器大多是將同步串行信號轉(zhuǎn)換成異步串行信號[2-4],以實現(xiàn)兩個互不同步設(shè)備之間的數(shù)據(jù)通信。與并行方式傳輸數(shù)據(jù)相比,串行方式的數(shù)據(jù)傳輸速率太低,嚴(yán)重影響數(shù)據(jù)采集的實時性,具有同步串行接口的電子設(shè)備一般不會提供串/并行轉(zhuǎn)換的接口,往往需要購置專用的接口芯片或模塊[5],因此提高了同步串行接口電子設(shè)備的使用成本。

本文采用具有同步串行接口的位置式光電編碼器作為數(shù)據(jù)源,光電編碼器是將連接軸的角度量轉(zhuǎn)換成相應(yīng)的電脈沖序列或以數(shù)字量的形式輸出,具有體積小、精度高、易于安裝等優(yōu)點(diǎn),被廣泛應(yīng)用于高速伺服系統(tǒng)、數(shù)控機(jī)床、機(jī)器人等諸多領(lǐng)域。較增量式光電編碼器,位置式光電編碼器不產(chǎn)生脈沖,而是輸出一串?dāng)?shù)據(jù)碼,為軸位置提供一個獨(dú)一無二的編碼數(shù)字值,減輕了電子接收設(shè)備的計算任務(wù);同時,當(dāng)電源發(fā)生故障時,位置式光電編碼器還具有位置記憶功能,因此得到了廣泛的應(yīng)用。用于數(shù)據(jù)讀取的電子系統(tǒng)則是采用DSP+FPGA結(jié)構(gòu),這樣只需要在設(shè)計電路時,增加時鐘控制電路和數(shù)據(jù)接收電路,配合FPGA就可以實現(xiàn)對同步串行的高速并行采集。這為具有同步串行接口設(shè)備數(shù)據(jù)的并行采集提供了一種低成本的實現(xiàn)方案。

1 硬件設(shè)計

1.1 同步串行信號標(biāo)準(zhǔn)模式

同步串行接口編碼器根據(jù)時鐘控制模塊向絕對值編碼器發(fā)送一串時鐘脈沖,絕對值編碼器立即送出相應(yīng)的串行位置數(shù)據(jù)[6-9]。同步串行數(shù)據(jù)輸出過程為:當(dāng)在空載條件下,信號線“數(shù)據(jù)+”和“時鐘+”為高電平;控制時鐘信號第一次從高電平跳至低電平時,儲存在編碼器的當(dāng)前數(shù)據(jù)即進(jìn)行傳輸;在第一個脈沖上升沿到來時,編碼器串行數(shù)據(jù)首位(MSB)輸出;隨著一個個脈沖上升沿的到來,數(shù)據(jù)逐位傳輸,直到最后一位(LSB)傳輸完畢。單穩(wěn)態(tài)觸發(fā)時間Tm截止前,數(shù)據(jù)線跳至低電平,數(shù)據(jù)線跳至高電平之前或時鐘中斷Tp時間截止前不會有數(shù)據(jù)傳輸進(jìn)行。在時鐘序列結(jié)束后,單穩(wěn)態(tài)觸發(fā)時間Tm由最后一個脈沖下降沿觸發(fā)。單穩(wěn)態(tài)觸發(fā)時間Tm決定了最低的傳輸頻率。

1.2 硬件電路設(shè)計

采用TI公司的DSP處理器TMS320F28332與Altera公司CycloneIII系列FPGA芯片EP3C10E144C8N設(shè)計的硬件連接原理如圖1所示。

圖1 硬件連接原理圖Fig.1 Schematic diagram of the hardware connections

圖1中,編碼器為多圈25位具有同步串行接口的絕對值式角度編碼器。

時鐘控制模塊電路如圖2所示。

圖2 時鐘控制模塊電路圖Fig.2 The circuit of clock control module

時鐘控制模塊電路采用的芯片是26LS31高速差分線路驅(qū)動器。26LS31具有單電源供電、驅(qū)動能力強(qiáng)、三態(tài)輸出、可靠性高的特點(diǎn),符合RS-422標(biāo)準(zhǔn),被廣泛應(yīng)用于串行通信電路中。電路設(shè)計時注意在電源管腳處加1個0.1 μF的去耦電容。

數(shù)據(jù)接收模塊采用的芯片是6N137光電耦合器。6N137適合于單通道高速光電信號的耦合,其檢測器由1個光敏二極管、高增益線性運(yùn)放以及1個肖特基鉗位的集電極開路三極管組成,具有溫度、電流和電壓補(bǔ)償功能。設(shè)計該電路時,在6N137光電耦合器電源管腳需加1個0.1 μF的去耦電容,電容應(yīng)盡量選用高頻特性好的電容器,如陶瓷電容或鉭電容。電容的位置要盡量靠近光耦的電源引腳處。6N137的6號引腳輸出為集電極開路電路,必須有上拉電阻,阻值在750 Ω左右。6N137的2和3號引腳之間是LED,注意要串接1個330 Ω左右的限流電阻。

數(shù)據(jù)接收模塊電路如圖3所示。

圖3 數(shù)據(jù)接收模塊電路圖Fig.3 The circuit of data receiving module

使用編碼器時,編碼器必須工作在最佳的安全電壓,因此,編碼器要盡量單獨(dú)供電,忌高干擾電源,如變頻器、接觸器等。如有必要,可考慮安裝電源濾波器。此外,電源線不要串進(jìn)信號輸出端,負(fù)載應(yīng)根據(jù)最大輸出電流來配置。電磁場干擾是編碼器不穩(wěn)定和失效的主要原因,所以可考慮使用屏蔽雙絞電纜以提高信號傳輸?shù)目煽啃?信號電纜還要注意遠(yuǎn)離電機(jī)、變壓器等嚴(yán)重電磁場干擾的設(shè)備,電纜鋪設(shè)時注意信號電纜與電源電纜、大功率電纜與高噪聲電纜要分開鋪設(shè);當(dāng)使用金屬電纜支架時,要保證支架連接處導(dǎo)通接地,電纜的屏蔽層可以對電磁干擾進(jìn)行放電;連接屏蔽電纜時,屏蔽層的兩側(cè)均應(yīng)通過低電阻和低電感接地,對于編碼器屏蔽線接地時,屏蔽線和0 V線不要接在一起?？紤]到通信的距離與傳輸?shù)乃俾氏嚓P(guān),當(dāng)傳輸距離較長時,注意數(shù)據(jù)讀取控制模塊所設(shè)置的時鐘控制頻率要小于理論傳輸速率。

2 軟件設(shè)計

2.1 串并轉(zhuǎn)換程序設(shè)計

FPGA的核心代碼如下。

其中,第一個過程程序完成數(shù)據(jù)的串并轉(zhuǎn)換,第二個過程程序?qū)崿F(xiàn)DSP將轉(zhuǎn)換好的25位數(shù)據(jù)進(jìn)行分次讀取的功能。f_clk為DSP提供給FPGA的時鐘信號; rst為復(fù)位信號,低電平有效;xrw為外部讀使能信號,高電平有效;en為啟動串并轉(zhuǎn)換信號,高電平有效;cnt為控制時鐘計數(shù)信號,用于控制輸出時鐘的周期個數(shù); clk為提供給編碼器的時鐘信號;din為編碼器的串行數(shù)據(jù)輸入信號;reg用于存放并行數(shù)據(jù);en_out為時鐘信號輸出使能信號;end_rd為DSP讀取使能信號;ssi_ en為高、低位輸出控制信號;data_bus為16位數(shù)據(jù)線。

2.2 DSP讀取轉(zhuǎn)換結(jié)果程序設(shè)計

通過TMS320F28332芯片的XCLKOUT管腳向FPGA提供時鐘信號。時鐘頻率寄存器的設(shè)置如下。

TMS320F28332芯片有多個采用非復(fù)用異步總線的片外存儲器與外部接口XINTF[9]。每個XINTF區(qū)都有一個片選信號,用于訪問某一個特定的區(qū)域。這里用到的是TMS320F28332的XINTF Zone 0,其基地址為0x004000。定義數(shù)據(jù)讀取的指針如下。

數(shù)據(jù)的讀取代碼如下,其中SSIL存放轉(zhuǎn)換好數(shù)據(jù)的低16位,SSIH存放轉(zhuǎn)換好數(shù)據(jù)的高9位,組成完整的25位數(shù)據(jù)放在SSIVAL中,實現(xiàn)程序如下。

3 結(jié)束語

本文采用DSP+FPGA結(jié)構(gòu),對具有同步串行接口位置式光電編碼器的數(shù)據(jù)實現(xiàn)了高速并行采集,提出了串行數(shù)據(jù)轉(zhuǎn)換和讀取的具體實現(xiàn)方法,給出了詳細(xì)的硬件原理圖及其設(shè)計要點(diǎn),并提供了關(guān)鍵的軟件代碼。FPGA實現(xiàn)對絕對值編碼器同步串行數(shù)據(jù)的讀取以及串并轉(zhuǎn)換功能,DSP完成并行數(shù)據(jù)的讀取。整個功能的實現(xiàn)不需要額外購買專用串并轉(zhuǎn)換芯片,只要在印制板中增加時鐘控制電路和數(shù)據(jù)接收電路,就可以對同步串行接口編碼器的數(shù)據(jù)進(jìn)行采集。采集程序已成功應(yīng)用于某風(fēng)電項目的槳葉齒圈槳距角絕對值編碼器的數(shù)據(jù)采集,運(yùn)行穩(wěn)定可靠。

本文提出的串/并行轉(zhuǎn)換方法為電子設(shè)備中具有同步串行數(shù)據(jù)的并行采集提供了一種低成本、高可靠的實現(xiàn)方案。

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Parallel Acquisition of Synchronous Serial Data Implemented by FPGA

Synchronous serial interface has been widely used in electronic equipment with serial data transmission because of its features of high transmission speed and strong anti-interference capability.Since dedicated chip is needed for receiving synchronous serial data,the application of electronic equipment with synchronous serial interface is limited.Aiming at the absolute value encoder with synchronous serial interface,the implementing method of serial to parallel data conversion and reading is proposed.The detail hardware schematic diagram and key points of circuit design are given,and the critical software coding is provided.This offers the low cost implementing scheme of data parallel acquisition for synchronous serial interface devices.

Synchronous serial interface FPGA DSP Data acquisition Serial-to-parallel conversion Hardware design

TH86

A

國家自然科學(xué)基金資助項目(編號:11205022、61332001);

四川省教育廳科研基金資助項目(編號:12ZB172);

成都大學(xué)2012年基金資助項目(編號:2012-42)。

修改稿收到日期:2014-01-15。

嚴(yán)剛峰(1977-),男,2011年畢業(yè)于電子科技大學(xué)檢測技術(shù)與自動化裝置專業(yè),獲博士學(xué)位,副教授;主要從事嵌入式系統(tǒng)設(shè)計、隨機(jī)信號處理以及系統(tǒng)仿真、非線性檢測技術(shù)與系統(tǒng)等領(lǐng)域的研究。