基于AERL的低功耗絕熱JK觸發(fā)器的研究

師建英 許衍彬

【摘要】提出了一種低功耗的絕熱JK觸發(fā)器電路。在絕熱AERL（Approved Energy Recovery Logic）反相器電路的基礎(chǔ)上，提出了AERL反相器級聯(lián)及AERL JK觸發(fā)器的實現(xiàn)方法。在0.5微米 PTM工藝下用Spice工具對提出的電路進(jìn)行了模擬仿真。結(jié)果顯示與傳統(tǒng)的CMOS JK觸發(fā)器和ECRL JK觸發(fā)器相比，AERL JK觸發(fā)器具有更低的功耗。

【關(guān)鍵詞】低功耗;JK觸發(fā)器;AERL反相器

Abstract：A low power adiabatic JK flip-flop is designed.Based on the adiabatic AERL inverter，the AERL inverter cascade circuit and the AERL JK flip-flop are realized.The characteristics of the AERL JK flip-flop are simulated using 0.5 micrometer PTM models in Spice tools.The simulation results show that the power consumption of AERL JK flip-flop is lower than ECRL and CMOS JK flip-flops.

Keywords：low power;JK flip-flop;AERL inverter

1.引言

現(xiàn)今，半導(dǎo)體技術(shù)已經(jīng)進(jìn)入了深亞微米時代，單個芯片上的集成晶體管的數(shù)量也越來越多，隨著電路特征尺寸的不斷增大，電路的功耗也隨之增加，如何更加有效地降低電路的功耗已經(jīng)成為一個迫切需要解決的問題。從電路的角度考慮，典型的降低電路功耗的方法是減小器件尺寸、互連線的優(yōu)化、柵極時鐘、多電源技術(shù)和動態(tài)控制供電電源等[1]。

低功耗設(shè)計的一個直接的推動因素是先進(jìn)的便攜式電子設(shè)備等的迅速膨脹。在集成電路的發(fā)展過程中，人們發(fā)現(xiàn)傳統(tǒng)的低功耗技術(shù)已經(jīng)不能很好地滿足生活的需要，于是研究發(fā)明了新的低功耗設(shè)計技術(shù)---能量回收電路或絕熱電路。它是利用交變電壓作為供電電壓來降低電路的能耗。Yoon Moon等人在1996年提出了ECRL型能量回收電路[2]，它利用交叉耦合的PMOS晶體管來存儲能量，但由于該電路的輸出低電平不為零，于是在ECRL電路的基礎(chǔ)上提出了一種改進(jìn)的電路結(jié)構(gòu)---AERL電路[3]，它利用NMOS傳輸門來實現(xiàn)基本的邏輯功能，利用自舉電路來對輸出節(jié)點進(jìn)行充放電。

觸發(fā)器是數(shù)字集成電路中的一類應(yīng)用十分廣泛的單元電路，其中JK觸發(fā)器的功能齊全、操作靈活，在集成電路的設(shè)計中占據(jù)著很重要的作用，因此降低JK觸發(fā)器的功耗也是一個重要的研究方向。本文在AERL反相器的基礎(chǔ)上，提出了一種實現(xiàn)JK觸發(fā)器的設(shè)計方案。在0.5微米 PTM工藝下[4]，利用Spice軟件對該電路進(jìn)行了模擬仿真，并將其功耗與ECRL JK觸發(fā)器及傳統(tǒng)的CMOS JK觸發(fā)器進(jìn)行了對比。研究結(jié)果表明，在相同的工作條件下，AERL JK觸發(fā)器的功耗被大大的降低了。

圖1 AERL反相器的電路結(jié)構(gòu)

圖2 AERL反相器的時鐘信號

2.AERL單元的分析與仿真

2.1 AERL基本反相器

AERL基本反相器的電路結(jié)構(gòu)如圖1所示。該電路包含兩項不相重疊的時鐘，其時鐘結(jié)構(gòu)如圖2所示。在時鐘clock1工作期間，clock2為零，此時電路進(jìn)行數(shù)據(jù)采樣工作;在時鐘clock2工作期間，clock1為零，電路完成數(shù)據(jù)的傳輸工作。

以in為高、inb為低為例對AERL反相器電路進(jìn)行分析。在圖1中，當(dāng)in為1，inb為0時，N1導(dǎo)通，N2截止，節(jié)點B1的電位被拉低到零電平。在時鐘信號的T1及T2時間段內(nèi)，隨著clock1的上升，P2開始導(dǎo)通，B2的電位隨著clock1的上升而上升，并可以上升到時鐘信號的高電平Vdd。在這個過程中N3、N4也導(dǎo)通，由于NMOS傳輸門的作用，節(jié)點A1的電位為零電平，節(jié)點A2的電位為Vdd-Vtn（Vtn為NMOS管的閾值電壓），有一個閾值電壓的損失。在時鐘信號的T3時間段內(nèi)，P2保持導(dǎo)通，B2電壓被回收至電源電壓clock1;此時N3、N4截止，A1、A2保持之前的電平值。在T4-T6時間段內(nèi)N6導(dǎo)通，由于MOS管柵源電容的自舉作用，使得輸出電壓outb跟隨clcok2變化而變化，并可以上升到高電平Vdd。節(jié)點out處的電壓保持為零電平。

由上述的工作原理分析可知，在clock1上升和下降的過程中，當(dāng)時（為PMOS管的閾值電壓），P2截止，此時存在非絕熱損失，其表達(dá)式都為：

其中為節(jié)點B2（或B1）處的等效電容。另外，在clock1的下降過程中，由于節(jié)點A2（或A1）的電壓不能被回收至clock1，因此A2（或A1）處的非絕熱損失為：

其中為節(jié)點A2（或A1）處的等效電容。在clock2工作期間，由于M6（或M5）的自舉作用，outb（或out）的電壓跟隨clock2的變化而變化，不存在非絕熱損失。

在0.5微米PTM工藝下，對AERL反相器進(jìn)行Spice模擬得到其仿真波形如圖3所示。由圖可知，AERL電路有效地解決了ECRL電路中輸出電壓不為零的問題，且可以正確的實現(xiàn)反相器的邏輯功能。

2.2 AERL 反相器的級聯(lián)

由于AERL基本電路只需要兩項不相重疊的時鐘，因此AERL反相器的級聯(lián)電路也比ECRL反相器的級聯(lián)電路簡單，如圖4所示，其時鐘信號的波形與AERL反相器相同。

由圖4可知，當(dāng)?shù)谝患壏聪嗥髟诓蓸与A段時（clock1作用期間），第二級反相器電路處于數(shù)據(jù)傳輸階段;相反，當(dāng)?shù)谝患壧幱跀?shù)據(jù)傳輸階段時（clock2作用期間），第二級處于采樣階段。在0.5微米PTM工藝下，對AERL反相器的級聯(lián)電路進(jìn)行Spice模擬得到其仿真波形如圖5所示。

由圖5可知，在clcok1變化時，第一級采樣，第二級傳輸，由于此時第一級還沒有進(jìn)行數(shù)據(jù)傳輸工作，因此此時第二級傳輸?shù)臄?shù)據(jù)是不真實的。在clock2變化時，第一級數(shù)據(jù)傳輸并把數(shù)據(jù)送入第二級的輸入端，第二級處于采樣模式，可知此時第二級的輸出數(shù)據(jù)仍然是不真實的。當(dāng)clock1進(jìn)行下一個周期的變化時，輸出信號才真實有效。

圖3 AERL反相器仿真波形

圖4 AERL反相器的級聯(lián)

3.AERL JK觸發(fā)器和功耗分析

3.1 AERL JK觸發(fā)器的電路結(jié)構(gòu)

在AERL反相器的基礎(chǔ)上提出了AERL JK觸發(fā)器電路，如圖6所示。傳統(tǒng)的CMOS JK觸發(fā)器的特征方程為：，需要注意的是在絕熱JK觸發(fā)器中，置0態(tài)和置1態(tài)與CMOS JK觸發(fā)器的結(jié)果相同，而保持態(tài)和翻轉(zhuǎn)狀態(tài)與CMOS電路的稍有區(qū)別。以圖6為例，JK觸發(fā)器在保持態(tài)和翻轉(zhuǎn)態(tài)時，Q保持和翻轉(zhuǎn)的分別是Q1的狀態(tài)。

在0.5微米PTM工藝下，對AERL JK觸發(fā)器電路進(jìn)行Spice模擬得到其仿真波形如圖7所示。由圖可知，起始的狀態(tài)中存在Q和Qb同時變化的情況，這是AERL反相器的級聯(lián)電路中分析過的不真實的出狀態(tài)。由于JK觸發(fā)器中具有循環(huán)信號結(jié)構(gòu)，因此起始的兩個clock1時鐘周期內(nèi)的輸出狀態(tài)都是不確定的，兩個時鐘周期之后電路實現(xiàn)了JK觸發(fā)器的正確功能。

3.2 JK觸發(fā)器的功耗分析

在時鐘頻率為8.3MHz（周期為120nS），高電平Vdd為3V，0.5微米PTM工藝下，當(dāng)負(fù)載電容為1pF時，分別對傳統(tǒng)CMOS JK觸發(fā)器、ECRL JK觸發(fā)器和AERL JK觸發(fā)器進(jìn)行了分析比較，其結(jié)果如表1所示。由模擬結(jié)果可知，AERL JK觸發(fā)器的功耗約是ECRL JK觸發(fā)器的54%，是傳統(tǒng)CMOS JK觸發(fā)器的46%，達(dá)到了降低電路功耗的目的。

表1 一個時鐘周期內(nèi)各JK觸發(fā)器的功耗比較

負(fù)載電容 CMOS JK觸發(fā)器 ECRL JK觸發(fā)器 AERL JK觸發(fā)器

1pF 5.9435pJ 5.0233pJ 2.7627pJ

4.結(jié)論

本文在AERL基本反相器的基礎(chǔ)上對分別對AERL反相器級聯(lián)電路和 AERL JK觸發(fā)器電路進(jìn)行了深入的分析與仿真。由于電路采用兩相不相重疊的時鐘，且電路的工作過程分為采樣和傳輸兩個階段，因此AERL電路在級聯(lián)時會存在輸出不真實的情況。用0.5微米PTM工藝和Spice軟件分別對CMOS、ECRL和AERL的 JK觸發(fā)器電路進(jìn)行了仿真分析，結(jié)果表明AERL JK觸發(fā)器的功耗約為ECRL JK觸發(fā)器的54%，約為CMOS JK觸發(fā)器的46%，達(dá)到了低功耗的目的。

參考文獻(xiàn)

[1]B.C Paul，A.Agarwal，and K.Roy.Low-power design techniques for scaled technologies[J].Integration，the VLSI Journal，2006，39（2）：64-89.

[2]Yong Moon and Deog-Kyoon Jeong.An efficient charge recovery logic circuit[J].IEEE journal of solid-state circuits，1996，31（4）：514-522.

[3]Jianying Shi，Huiya Li，and Yanbin Xu.Design of the approved low power energy recovery logic circuit[C].Advanced materials research，2013，662：851-855.

[4]Predictive Technology Model（PTM），http：//www.eas.asu.edu/ptm.

基金項目：保定市科技局科技公關(guān)計劃（13ZG025）。

作者簡介：師建英（1979—），女，河北邯鄲人，碩士，講師，主要從事集成電路設(shè)計與實驗教學(xué)的研究。