SDAccel突破編程局限 實(shí)現(xiàn)FPGA應(yīng)用加速

近年來(lái)，云計(jì)算和大數(shù)據(jù)應(yīng)用呈爆發(fā)式增長(zhǎng)，在推動(dòng)數(shù)據(jù)中心產(chǎn)業(yè)升級(jí)的同時(shí)，也為數(shù)據(jù)中心的應(yīng)用開(kāi)發(fā)與運(yùn)行維護(hù)帶來(lái)了一系列問(wèn)題。目前，數(shù)據(jù)中心運(yùn)維人員主要通過(guò)易于編程的多核CPU和GPU來(lái)開(kāi)發(fā)應(yīng)用，但CPU和GPU都遇到了單位功耗性能的瓶頸壁壘。而從事海量數(shù)據(jù)中心應(yīng)用開(kāi)發(fā)(如密鑰加速、圖像識(shí)別、語(yǔ)音轉(zhuǎn)錄、加密和文本搜索等)的設(shè)計(jì)人員則既希望GPU易于編程，同時(shí)又希望硬件具有低功耗、高吞吐量和最低時(shí)延功能。然而，多核CPU和GPU加速器在可擴(kuò)展性上存在嚴(yán)重的問(wèn)題，即客戶(hù)希望用簡(jiǎn)單的全高度插入式PCIe開(kāi)發(fā)板作為數(shù)據(jù)中心服務(wù)器的應(yīng)用加速器。這種開(kāi)發(fā)板經(jīng)配置可運(yùn)行高功率圖形卡，但客戶(hù)同時(shí)希望功耗不超過(guò)25 W，以便最大化可擴(kuò)展性并最小化總功耗。

面對(duì)這些苛刻的需求，在比較了 GPU、DSP、FPGA等多種方 案之后發(fā)現(xiàn)，同等物理環(huán)境中，F(xiàn)PGA在降低功耗和提升性能上表現(xiàn)最佳。但將FPGA應(yīng)用于數(shù)據(jù)中心存在著一個(gè)最大的問(wèn)題——編程。數(shù)據(jù)中心應(yīng)用開(kāi)發(fā)人員不希望采用傳統(tǒng)FPGA的開(kāi)發(fā)路徑，即以硬件為中心的RTL流程，他們希望能夠在完全軟件的開(kāi)發(fā)環(huán)境中完成易于升級(jí)的設(shè)計(jì)，同時(shí)保證單位功耗性能最高。

Xilinx在2014國(guó)際超算大會(huì)上推出的針對(duì) OpenCL、C和 C++的SDAccel開(kāi)發(fā)環(huán)境完美地解決了這一難題。作為首款面向 FPGA平臺(tái)的完全軟件的開(kāi)發(fā)環(huán)境，SDAccel帶有用于代碼開(kāi)發(fā)、特性分析與調(diào)試的Eclipse集成設(shè)計(jì)環(huán)境，可提供類(lèi)似于CPU/GPU的工作環(huán)境。開(kāi)發(fā)者可以像在CPU/GPU系統(tǒng)中一樣管理和運(yùn)行基于SDAccel的系統(tǒng)。不僅如此，CPU/GPU開(kāi)發(fā)人員還能夠輕松地將其應(yīng)用遷移到FPGA上，同時(shí)還可在熟悉的工作流程中維護(hù)和復(fù)用 OpenCL、C和 C++代碼。

“相比CPU/GPU實(shí)現(xiàn)方案，基于FPGA的應(yīng)用加速其單位功耗性能可提升25倍，而時(shí)延則縮短了50～75倍。”賽靈思公司亞太區(qū)銷(xiāo)售與市場(chǎng)副總裁楊飛強(qiáng)調(diào)。這得益于SDAccel的架構(gòu)優(yōu)化編譯器，這也是行業(yè)首款面向 C、C++和 OpenCL的架構(gòu)優(yōu)化編譯器。借助該編譯器，開(kāi)發(fā)者可高效利用片上FPGA資源，優(yōu)化并編譯流媒體、低時(shí)延以及定制數(shù)據(jù)路徑應(yīng)用。

SDAccel為數(shù)據(jù)中心應(yīng)用開(kāi)發(fā)人員提供了完整的FPGA軟硬件解決方案。開(kāi)發(fā)人員能用熟悉的工作流程優(yōu)化應(yīng)用，而且即便很少或者沒(méi)有FPGA使用經(jīng)驗(yàn)，也能獲益于FPGA的平臺(tái)優(yōu)勢(shì)。