三維集成技術(shù)的現(xiàn)狀和發(fā)展趨勢(shì)

吳際　謝冬青

摘 要： 給出了三維技術(shù)的定義，并給眾多的三維技術(shù)一個(gè)明確的分類，包括三維封裝（3D?P）、三維晶圓級(jí)封裝（3D?WLP）、三維片上系統(tǒng)（3D?SoC）、三維堆疊芯片（3D?SIC）、三維芯片（3D?IC）。分析了比較有應(yīng)用前景的兩種技術(shù)，即三維片上系統(tǒng)和三維堆疊芯片和它們的TSV技術(shù)藍(lán)圖。給出了三維集成電路存在的一些問題，包括技術(shù)問題、測(cè)試問題、散熱問題、互連線問題和CAD工具問題，并指出了未來的研究方向。

關(guān)鍵詞： 三維集成電路； 三維晶圓級(jí)封裝； 三維堆疊技術(shù)； 三維片上系統(tǒng)

中圖分類號(hào)： TN431.2?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2014）06?0104?04

依靠減小特征尺寸來不斷提高集成度的方式因?yàn)樘卣鞒叽缭絹碓叫《饾u接近極限，而三維芯片則是繼續(xù)延續(xù)摩爾定律的最佳選擇[1]。理想的三維芯片是在硅片上交替的制造器件層和布線層，由于難度較大，現(xiàn)階段基本無法實(shí)現(xiàn)。目前的三維芯片，本質(zhì)上是封裝技術(shù)的一種延伸，是將多個(gè)裸晶片（die）堆疊起來，這種技術(shù)允許基本電路元件在垂直方向堆疊，而不是僅僅在平面互連。三維芯片的主流技術(shù)有兩種：SOI技術(shù)[2]和純硅技術(shù)[3]，TSV最小間距可達(dá)6 mm，最小直徑可達(dá)2 mm，即將走向量產(chǎn)階段，成為主流技術(shù)[4]。

三維芯片優(yōu)勢(shì)很多，除了明顯的提高集成度之外，更小的垂直互連，還可提高互連速度和減小最長(zhǎng)全局連線。同時(shí)，連線的縮短會(huì)減少長(zhǎng)連線上中繼器的數(shù)量，從而減少功耗[5]。因?yàn)槎询B的晶片可以是不同工藝的，三維芯片非常符合片上系統(tǒng)（System?on?Chip，SoC）的需求，生產(chǎn)異構(gòu)的復(fù)雜系統(tǒng)。三維芯片符合未來的高性能計(jì)算和多核/眾核處理器的需求。目前IBM和Intel都紛紛在眾核處理器中試用三維堆疊技術(shù)，如IBM的Cyclops系統(tǒng)[6]和Intel的萬億次計(jì)算系統(tǒng)[7]。

1 三維互連技術(shù)定義

為了能夠?qū)θS技術(shù)的前景有個(gè)更清晰的了解，首先需要確定三維技術(shù)的定義，并給眾多的技術(shù)一個(gè)明確的分類[8]。組成電子系統(tǒng)的基本模塊為晶體管、二極管、被動(dòng)電路元件、MEMS等。通常電子系統(tǒng)由兩部分組成：基本模塊和用于連接它們的復(fù)雜的互連系統(tǒng)。互連系統(tǒng)是分級(jí)別的，從基本模塊之間窄而短的連線到電路塊之間的長(zhǎng)連線。設(shè)計(jì)良好的集成電路，線網(wǎng)會(huì)分為本地互連線、中層互連線和頂層互連線。電路也是分級(jí)別的，則從晶體管、邏輯門、子電路、電路塊到最后的帶引腳的整電路。如今被稱為三維技術(shù)的，是一種特別的通孔技術(shù)，這種技術(shù)允許基本電路元件在垂直方向堆疊，而不是僅僅在平面互連。這是三維集成技術(shù)的最顯著特征，它帶來了單位面積上的高集成度。三維互連技術(shù)，指的是允許基本電子元件垂直堆疊的技術(shù)。這里的基本電子元件指的是基本電子器件，例如晶體管、二極管、電阻、電容和電感。三維互連技術(shù)相關(guān)的一些定義見表1。

表1 三維互連技術(shù)的定義及特征

3D?Packaging（3D?P）：使用傳統(tǒng)包裝技術(shù)的三維集成，例如引線鍵合（wirebonding），層疊封裝（package?on?package stacking）或嵌入PCB板。

3D?Wafer?Level?Packaging（3D?WLP）：使用晶圓級(jí)封裝技術(shù)的三維集成，在晶圓制造之后進(jìn)行，例如倒裝封裝、fan?in和fan?out重構(gòu)晶圓級(jí)封裝。

3D?System?on?Chip（3D?SoC）：做為片上系統(tǒng)（System?on?Chip，SoC）設(shè)計(jì)的電路，但是用堆疊的多層晶片實(shí)現(xiàn)的。三維互連直接連接不同晶片上的電路塊。這種互連是全局級(jí)別的互連，可以允許大量的使用IP塊。

3D?Stacked?Integrated?Circuit（3D?SIC）：允許三維堆疊棧中的不同層的電路塊之間有直接的互連，這種互連是頂層和中層級(jí)別的互連線。這種三維堆疊棧由一系列的前段工藝（器件）和后段工藝（互連線）的交替堆疊而成的。

3D?Integrated?Circuit（3D?IC）：由各種有源器件直接堆疊而成。這里的互連是本地級(jí)的。這種三維堆棧是由器件和互連線混合堆疊而成的。

在上述介紹了很多實(shí)現(xiàn)三維互連的技術(shù)。其中備受關(guān)注的一個(gè)是硅通孔TSV技術(shù)，這個(gè)技術(shù)被廣泛的用于3D?WLP， 3D?SoC和 3D?SIC的互連線中。

硅通孔（Through Silicon Via，TSV），也叫硅穿孔，是一種穿透硅晶圓的器件層的垂直電連接[3]。具體的說，TSV就是用來連通晶圓上下兩邊的通孔，在通孔中灌注導(dǎo)體形成連線。灌注的導(dǎo)體可以根據(jù)其具體工藝來確定，如導(dǎo)電材料銅、鎢以及多晶硅，并用絕緣層（常為二氧化硅）將TSV導(dǎo)電材料與基底隔離開。這層絕緣層也確定了TSV主要的寄生電容及熱性能。TSV導(dǎo)體與通孔壁之間鍍有一層很薄的阻礙層（如鉭），用來阻止導(dǎo)體中的金屬原子向硅基底滲透。TSV通孔的形成有Bosch深反應(yīng)性離子蝕刻（Bosch Deep Reactive Ion Etching，Bosch DRIE）、雷射鉆孔（laser drilling）、低溫型深反應(yīng)性離子蝕刻（cryogenic DRIE）和各種濕式蝕刻（等向性和非等向性蝕刻）技術(shù)。在通孔形成的工藝上，特別強(qiáng)調(diào)其輪廓尺寸一致性，導(dǎo)孔不能有殘?jiān)彝椎男纬杀仨殱M足相當(dāng)高的速度要求。

有很多方法可用于實(shí)現(xiàn)基于TSV的3D?SIC和3D?WLP，不過大致都劃分為如下工序：硅通孔階段、晶圓減薄、薄晶圓處理和背部處理、三維鍵合。這些工序的順序可能不同，會(huì)產(chǎn)生一系列的工藝流程。這些工藝流程可以按照四種特征來分類，具體如下：

（1） 按照TSV過程與器件擴(kuò)散過程的先后順序（見圖1）。先通孔：通孔工藝在前段工藝（Front?End of Line，F(xiàn)EOL）之前；采用這種技術(shù)使用的導(dǎo)電材料需要承受后段工藝的高溫?zé)釠_擊（常大于1 000 oC），所以只能選擇多晶硅為通孔材料；中通孔：通孔工藝在前段工藝FEOL器件制造之后，但是在后段工藝（back?end of line，BEOL）互連線之前；后通孔：通孔工藝在后段工藝之后，或與互連線工藝集成在一起進(jìn)行；采用這種技術(shù)可以使用金屬材料如銅和鎢。

（2） 根據(jù)TSV工藝與三維鍵合工藝的順序來劃分：TSV工藝在三維鍵合工藝之前或者之后。

（3） 根據(jù)晶圓減薄與三維鍵合工藝的順序來劃分：晶圓減薄工藝在三維鍵合工藝之前或者之后。

（4） 根據(jù)三維鍵合工藝來劃分：分為晶圓到晶圓（Wafer?to?Wafer，W2W）[9]鍵合、晶片到晶圓（Die?to?Wafer，D2W）[10?11]鍵合、晶片到晶片（Die?to?Die，D2D）[12?14]鍵合三種。采用的晶圓鍵合方法，包括：氧化物融熔鍵合（oxide fusion bonding）、聚合物黏著鍵合（polymer adhesive bonding） 、金屬?金屬鍵合（metal?metal bonding）。其中，金屬?金屬鍵合又可分為：金屬融熔鍵合（metal fusion bonding）和金屬共晶鍵合 （metal eutectic bonding），如：銅錫共晶（Cu?Sn eutectic）等。

以上是按照四種主要的特征來劃分，除此以外，還可以按照另外的特征來劃分，例如F2F（face?to?face）鍵合或者B2F（back?to?face）鍵合等。上面定義的通用流程特征可應(yīng)用于3D?WLP和3D?SIC的頂層互連線和中層互連線。

對(duì)于3D?WLP TSV技術(shù)，后通孔的路徑是最重要的，它在三維鍵合之前完成，可以是前面TSV（TSV與互連線在器件的同側(cè)）或者是背面TSV（TSV在器件背面）。這些方法不僅僅可以用于平常的半導(dǎo)體技術(shù)，而且可以用于無源器件或者混合信號(hào)模塊。另外，與TSV相關(guān)的問題還包括成品率、TSV可靠性、TSV寄生效應(yīng)、TSV冗余、熱通孔等問題，均是研究熱點(diǎn)。

2 三維技術(shù)藍(lán)圖

依據(jù)上文的三維互連線級(jí)別和三維工藝的定義，給出了每個(gè)級(jí)別的TSV的發(fā)展藍(lán)圖如表2，表3所示[8]。對(duì)于3D?SIC，它分兩個(gè)互連線級(jí)別，具體如下：頂層互連線級(jí)別的3D?SIC和3D?SoC。這種技術(shù)允許W2W， D2W和D2D堆疊。這種三維TSV工序一般與硅晶圓的制造生產(chǎn)線集成在一起，而三維鍵合工序一般在硅工序之外。中層互連線級(jí)別的3D?SIC，例如小電路塊的三維堆疊。這種技術(shù)一般是W2W堆疊。三維TSV工序與三維鍵合工序都集成在硅制造生產(chǎn)線之中。

表2 頂層互連線級(jí)別的3D?SIC/3D?SoC發(fā)展藍(lán)圖

Intel認(rèn)為三維芯片是未來芯片的發(fā)展趨勢(shì)，它會(huì)帶來架構(gòu)的極大改變，未來即將邁入三維時(shí)代。Intel實(shí)驗(yàn)室與臺(tái)灣工研院有合作開發(fā)采用三維芯片架構(gòu)的低功耗內(nèi)存技術(shù)，該技術(shù)將來可應(yīng)用在百萬級(jí)計(jì)算、超大規(guī)模云數(shù)據(jù)中心等大型系統(tǒng)以及智能手機(jī)、Ultrabook、平板計(jì)算機(jī)等移動(dòng)系統(tǒng)中。Amkor公司和位于比利時(shí)的納米電子和納米技術(shù)研究中心IMEC，將合作開發(fā)成本效益高的基于晶圓級(jí)三維集成技術(shù)。許多公司如IBM；Amkor，Intel，IMEC，Samsung，Qimonda AG，德州儀器、Tessera，Tezzaron，Ziptronix，Xanoptix，ZyCube都在研究三維集成技術(shù)；TSMC（臺(tái)灣）、Tezzaron、特許（新加坡）已有晶圓廠宣布有意將TSV技術(shù)量產(chǎn)，這些都是三維技術(shù)走向量產(chǎn)階段、成為主流技術(shù)的前兆。

表3 中層互連線級(jí)別的3D?SIC發(fā)展藍(lán)圖

3 三維集成技術(shù)面臨的挑戰(zhàn)

成功的發(fā)展三維集成電路是一個(gè)綜合復(fù)雜的問題，這個(gè)過程中面臨多種挑戰(zhàn)，需要克服很多問題。本文列出了幾個(gè)最關(guān)鍵的問題，具體如下：

（1） 技術(shù)限制。三維集成技術(shù)的工藝還不完善。現(xiàn)在比較成熟的技術(shù)我們俗成2.5D，采用的bond?pad方式連線的晶圓級(jí)封裝技術(shù)。基于TSV的三維堆疊技術(shù)目前已能實(shí)現(xiàn)，但是尚未大規(guī)模量產(chǎn)和一個(gè)完整的量產(chǎn)方案。例如是先通孔還是后通孔，三維集成是采用原有的設(shè)備改裝還是全新的技術(shù)，是否會(huì)產(chǎn)生一種全新的三維集成廠，負(fù)責(zé)專門的三維集成工作，這些各個(gè)公司都有自己的研究方案，但尚未形成成熟的技術(shù)路線。

（2） 測(cè)試問題。測(cè)試技術(shù)也面臨挑戰(zhàn)，傳統(tǒng)測(cè)試技術(shù)是針對(duì)單層系統(tǒng)設(shè)計(jì)的，未提供針對(duì)多層芯片集成的整體系統(tǒng)測(cè)試技術(shù)。

（3） 三維互連的設(shè)計(jì)問題。三維互連設(shè)計(jì)的問題主要表現(xiàn)在：第一，三維芯片中個(gè)各層可能是采用不用工藝完成的，要綜合的對(duì)不同的層進(jìn)行互連設(shè)計(jì)難度很大。現(xiàn)在常用的方法是，先進(jìn)行一個(gè)三維劃分，然后再進(jìn)行各個(gè)層內(nèi)的設(shè)計(jì)；第二，跨越幾個(gè)層的全局互連線，例如時(shí)鐘和電源電路，均需要重新考慮設(shè)計(jì)問題。

（4） 散熱問題。在二維集成電路中，芯片發(fā)熱已經(jīng)對(duì)電路性能和可靠性產(chǎn)生了重要影響，采用三維工藝后，有源器件集成密度的大幅提升促使芯片功耗劇增，加之芯片內(nèi)部使用的電介質(zhì)填充材料導(dǎo)熱性能不佳，種種不利因素使得三維集成電路芯片散熱問題雪上加霜，散熱問題成為集成電路物理設(shè)計(jì)中必須首先考慮的難點(diǎn)問題之一。目前也提出了很多解決熱量問題的方案，但是并沒有一個(gè)公認(rèn)的完善的解決方案。

（5） CAD工具問題。集成電路的計(jì)算機(jī)輔助設(shè)計(jì)作為芯片設(shè)計(jì)的關(guān)鍵技術(shù)，對(duì)芯片性能、功耗、工作溫度、設(shè)計(jì)?制造通過率等都有著巨大影響，是三維集成電路發(fā)展的基石。過去幾年來三維集成工藝的發(fā)展成熟，使得人們已開始在三維集成電路方面開展積極的探索，但是目前的三維集成電路的CAD軟件尚不完善，大部分均為現(xiàn)有的二維CAD軟件的簡(jiǎn)單擴(kuò)展，還沒有一個(gè)通用的全面的軟件。

4 結(jié) 語

CMOS集成電路發(fā)展至今，傳統(tǒng)二維（2D）平面集成工藝已達(dá)集成密度極限，為了提升芯片性能，集成更多晶體管，就必須增加芯片尺寸，而芯片尺寸增加帶來全局互連距離的延長(zhǎng)，從而引發(fā)了更嚴(yán)峻的互連問題：延時(shí)增加、噪聲、信號(hào)串?dāng)_問題不斷加劇限制了數(shù)據(jù)總線帶寬，互連問題成為二維集成電路的瓶頸。要克服互連線帶寬限制，必須實(shí)質(zhì)性地改變?cè)O(shè)計(jì)方法。

三維集成電路是傳統(tǒng)二維集成電路從傳統(tǒng)平面集成方式向垂直方向立體集成方式的延伸。三維集成電路的優(yōu)勢(shì)在于：多層器件重疊結(jié)構(gòu)使芯片集成密度成倍提高；TSV結(jié)構(gòu)使互連長(zhǎng)度大幅度縮短，提高傳輸速度并降低了功耗；重疊結(jié)構(gòu)使單元連線縮短，并使并行信號(hào)處理成為可能，提高了芯片的處理能力；多種工藝，如CMOS、MEMS、SiGe、GaAs混合集成，使集成電路功能多樣化；減少封裝尺寸，降低設(shè)計(jì)和制造成本。本文給出了三維技術(shù)的定義，并給眾多的三維技術(shù)一個(gè)明確的分類，包括三維封裝（3D?P）、三維晶圓級(jí)封裝（3D?WLP）、三維片上系統(tǒng)（3D?SoC）、三維堆疊芯片（3D?SIC）、三維芯片（3D?IC）。給出了比較有應(yīng)用前景的幾種技術(shù)，三維片上系統(tǒng)和三維堆疊芯片的技術(shù)藍(lán)圖。最后，分析了三維集成電路存在的一些問題，包括技術(shù)問題、測(cè)試問題、散熱問題、互連線問題和CAD工具問題，并指出了未來的研究方向。

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三維集成電路是傳統(tǒng)二維集成電路從傳統(tǒng)平面集成方式向垂直方向立體集成方式的延伸。三維集成電路的優(yōu)勢(shì)在于：多層器件重疊結(jié)構(gòu)使芯片集成密度成倍提高；TSV結(jié)構(gòu)使互連長(zhǎng)度大幅度縮短，提高傳輸速度并降低了功耗；重疊結(jié)構(gòu)使單元連線縮短，并使并行信號(hào)處理成為可能，提高了芯片的處理能力；多種工藝，如CMOS、MEMS、SiGe、GaAs混合集成，使集成電路功能多樣化；減少封裝尺寸，降低設(shè)計(jì)和制造成本。本文給出了三維技術(shù)的定義，并給眾多的三維技術(shù)一個(gè)明確的分類，包括三維封裝（3D?P）、三維晶圓級(jí)封裝（3D?WLP）、三維片上系統(tǒng)（3D?SoC）、三維堆疊芯片（3D?SIC）、三維芯片（3D?IC）。給出了比較有應(yīng)用前景的幾種技術(shù)，三維片上系統(tǒng)和三維堆疊芯片的技術(shù)藍(lán)圖。最后，分析了三維集成電路存在的一些問題，包括技術(shù)問題、測(cè)試問題、散熱問題、互連線問題和CAD工具問題，并指出了未來的研究方向。

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三維集成電路是傳統(tǒng)二維集成電路從傳統(tǒng)平面集成方式向垂直方向立體集成方式的延伸。三維集成電路的優(yōu)勢(shì)在于：多層器件重疊結(jié)構(gòu)使芯片集成密度成倍提高；TSV結(jié)構(gòu)使互連長(zhǎng)度大幅度縮短，提高傳輸速度并降低了功耗；重疊結(jié)構(gòu)使單元連線縮短，并使并行信號(hào)處理成為可能，提高了芯片的處理能力；多種工藝，如CMOS、MEMS、SiGe、GaAs混合集成，使集成電路功能多樣化；減少封裝尺寸，降低設(shè)計(jì)和制造成本。本文給出了三維技術(shù)的定義，并給眾多的三維技術(shù)一個(gè)明確的分類，包括三維封裝（3D?P）、三維晶圓級(jí)封裝（3D?WLP）、三維片上系統(tǒng)（3D?SoC）、三維堆疊芯片（3D?SIC）、三維芯片（3D?IC）。給出了比較有應(yīng)用前景的幾種技術(shù)，三維片上系統(tǒng)和三維堆疊芯片的技術(shù)藍(lán)圖。最后，分析了三維集成電路存在的一些問題，包括技術(shù)問題、測(cè)試問題、散熱問題、互連線問題和CAD工具問題，并指出了未來的研究方向。

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