基于FPGA的HDB3解碼系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

李 晨

（沈陽師范大學(xué) 物理科學(xué)與技術(shù)學(xué)院，遼寧 沈陽110034）

1 HDB3碼的優(yōu)點(diǎn)

在通過數(shù)字通信進(jìn)行數(shù)據(jù)傳輸時(shí)，通常要把數(shù)據(jù)進(jìn)行長距離的傳輸，在數(shù)據(jù)信息進(jìn)行傳輸之前，通常要對原始的數(shù)據(jù)信息進(jìn)行編碼，轉(zhuǎn)變?yōu)閿?shù)字基帶信號，在經(jīng)過數(shù)據(jù)調(diào)制之后進(jìn)行傳輸。而另一端的接收端，先對數(shù)據(jù)進(jìn)行解調(diào)將數(shù)字基帶信號進(jìn)行恢復(fù)，然后通過解碼器進(jìn)行數(shù)據(jù)解碼，還原為傳輸之前的信息編碼。在實(shí)際的遠(yuǎn)距離傳輸過程中，高頻分量的衰減程度隨著傳輸距離的增加愛而增加。此外，信號中的直流分量會受到傳入通道中的電容的隔斷作用；而低頻率分量會因?yàn)轳詈献儔浩鞯乃p作用而變?nèi)酰瑯O大的影響了信號的傳輸距離和信號的質(zhì)量。針對上述情況，在傳輸過程中應(yīng)當(dāng)對信號當(dāng)中的，高頻分量、低頻分量、直流分量進(jìn)行限制。此外，為了充分利用有限的頻帶，定時(shí)時(shí)鐘信息通常不進(jìn)行傳入，采取在傳輸?shù)拇a型中記性提取的辦法，這就要求傳輸?shù)拇a型要具備提取定時(shí)時(shí)鐘的能力。在對雙極性反碼的基礎(chǔ)上改進(jìn)的HDB3編碼，具備了低頻成分量少、不含直流成分的 優(yōu)點(diǎn)。在提取定時(shí)時(shí)鐘時(shí)，不會因?yàn)槎鄠€(gè)0編碼的出現(xiàn)造成難以提取的問題。同時(shí)，HDB3具備一定程度的檢錯(cuò)能力。FPGA又稱為現(xiàn)場可編程門陣列，可以根據(jù)系統(tǒng)設(shè)計(jì)的需要，設(shè)計(jì)者可以通過FPGA對其進(jìn)行編程，能夠完成數(shù)字電路的各種邏輯功能。通過FPGA內(nèi)部的邏輯結(jié)構(gòu)，邏輯器件在確定邏輯功能之后，能夠勝任復(fù)雜的邏輯電路和時(shí)序電路，具有很廣闊的應(yīng)用前景。本文中將HDB3與FPGA進(jìn)行結(jié)合，克服了HDB3編碼集成度低、難以維護(hù)和升級的缺點(diǎn)。

2 HDB3碼的解碼設(shè)計(jì)

相對于HDB3碼的編碼原理，解碼的原理就相對來說比較簡單了。與編碼規(guī)則相對應(yīng)，我們對受到破壞的符號進(jìn)行觀察，受到破壞的符號與前邊的符號均是相同極性的（除0以外）。根據(jù)這一特點(diǎn)，可以推斷出破壞點(diǎn)V的位置。推斷出V破壞點(diǎn)前邊肯定是連續(xù)的“0”，對這4個(gè)連續(xù)的“0”碼進(jìn)行還原，然后將剩余的-1、+1改成符號“1”，這樣就能完成對原信息編碼的過程。而相對應(yīng)的解碼過程，其本質(zhì)就是對編碼過程的逆處理。HDB3碼原來是一條雙極性的單路碼流，對其進(jìn)行分離，成為兩條單極性的碼流：-HDB3、+HDB3。然后再碼流中找出編碼過程中插入的V碼和B型碼，將-HDB3碼中的B00V，還原為0000；與前者類似，唯一不同的是將-HDB3中的000V還原為0000.

2.1 檢測V碼

V碼分為+V碼和-V碼，檢測過程中應(yīng)當(dāng)同時(shí)進(jìn)行檢測，因其監(jiān)測過程基本相同，在此我們只對+V碼進(jìn)行介紹。對+V碼的監(jiān)測原理就是，控制在負(fù)整流電路輸入的信號，對在正整流電路輸入的信號進(jìn)行檢測。在正整流電路到來時(shí)對其進(jìn)行計(jì)數(shù)，每當(dāng)計(jì)數(shù)到1后，就會發(fā)出一個(gè)正碼脈沖，并對清零計(jì)數(shù)器。在計(jì)數(shù)沒有達(dá)到1時(shí)，檢測到負(fù)整流電路信號則清零計(jì)數(shù)器。因?yàn)?，只有?dāng)兩個(gè)正整流脈沖之間沒有扶正流信號時(shí)，兩者才都是同極性的的，以此來達(dá)到檢測正V碼的目的。同正V碼的檢測原理類似，唯一不同的便是，負(fù)V碼的檢測是在控制正整流信號的前提下，對負(fù)整流信號進(jìn)行計(jì)數(shù)。在完成了對V、B碼的檢測之后，需要將V碼和B碼之前的三個(gè)編碼全部還原成“0”碼。這一過程是通過現(xiàn)在的事件，決定過去的事件，這時(shí)就需要通過移位寄存器去解決。

2.2 解碼電路的設(shè)計(jì)

在解碼電路中包括三個(gè)主要的組成部分，V型脈沖監(jiān)測部分、單雙極性變換部分、取代碼消除電路部分。將輸入的HDB3碼設(shè)定為高電平，對接收到的首先進(jìn)行單雙進(jìn)行在轉(zhuǎn)換，即將單路雙極性的HDB3，分離成兩條單極性HDB3碼流。再通過后續(xù)的觸發(fā)器，分離后得到的+HDB3和-HDB3碼流進(jìn)行不歸零操作。通過B3觸發(fā)器與兩條肺門線路構(gòu)成電路，對V型脈沖進(jìn)行檢測。如果所檢測的HDB3碼流中不含有V型脈沖時(shí)，檢測電路中的兩條非門輸入的為高電平；如果含有V型脈沖，則與之相反，輸出的為低電平。剩余的觸發(fā)器和非門組成了一條電路，具有取消代碼的功能。

3 HDB3碼編解碼電路的FPGA實(shí)現(xiàn)

有多種方式能夠?qū)崿F(xiàn)通過硬件實(shí)現(xiàn)HDB3編碼的解碼過程，其中FPGA實(shí)現(xiàn)的方式具有以下優(yōu)點(diǎn)：（1）相對數(shù)字電路集成芯片，F(xiàn)PGA具有高集成度的特點(diǎn)，能夠良好的對其進(jìn)行替代。（2）電路抗干擾能力強(qiáng)，傳輸?shù)男盘柗€(wěn)定。（3）能夠支持多達(dá)1000多次的反復(fù)擦寫能力，如果需要對電路進(jìn)行變更和修改時(shí)，只需在源文件上進(jìn)行修改，提升了設(shè)計(jì)電路時(shí)的靈活性。（4）設(shè)計(jì)周期短、設(shè)計(jì)成本低。（5）支持仿真測試，方便了對所設(shè)計(jì)的電路的檢測。在此，我們選用的的是FPGA來進(jìn)行HDB3的解碼硬件實(shí)現(xiàn)過程。具體過程如下所述：

3.1 設(shè)計(jì)輸入

利用QuartusII的圖形編輯器輸入HDB3解碼電路，然后按照原理圖對其進(jìn)行編譯，在編譯完成后建立一個(gè)邏輯元件符號，以便高級數(shù)字通信系統(tǒng)設(shè)計(jì)時(shí)使用。最后，添加一個(gè)仿真的輸入源，以供電路邏輯功能仿真時(shí)使用

3.2 仿真設(shè)計(jì)

仿真的過程就是在電路中輸入各種情況的編碼，測試相應(yīng)的輸出，以此來驗(yàn)證設(shè)計(jì)是否達(dá)到了設(shè)計(jì)的要求。在仿真設(shè)計(jì)中為了方便數(shù)據(jù)的傳輸，將HDB3編碼器輸出端與HDB3解碼器輸入端連接在一起。分別施加系統(tǒng)可能遇到的各種情況，來對輸出端的響應(yīng)進(jìn)行檢測，根據(jù)仿真可以得知，信號在經(jīng)過編碼電路之后，編輯碼基本正確。完成仿真之后，通過Quartus II的 Programmer功能，將設(shè)計(jì)的文件進(jìn)行下載，并存儲到芯片當(dāng)中，最后調(diào)試集成板。

4 總結(jié)

采用HDB3編碼與FPGA結(jié)合的方式，提升了DHB3編碼的靈活性，減少了外圍元件的數(shù)量，提高系統(tǒng)集成度，降低了系統(tǒng)設(shè)計(jì)的難度，并且可以將其添加到不同的信息系統(tǒng)當(dāng)中，應(yīng)用范圍廣。本文基于FPGA對HDB3進(jìn)行了系統(tǒng)設(shè)計(jì)和實(shí)現(xiàn)，并采用仿真電路和仿真設(shè)計(jì)，對設(shè)計(jì)的系統(tǒng)進(jìn)行檢測，通過對信號的波形和頻譜進(jìn)行分析，實(shí)現(xiàn)了教學(xué)的實(shí)踐，增強(qiáng)了對HDB3編碼原理的認(rèn)識，具有很強(qiáng)的應(yīng)用前景。

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