高密度SIP設(shè)計(jì)可靠性研究

王良江，楊 芳，陳子逢

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇 無(wú)錫 214035）

1 引言

半導(dǎo)體器件的封裝形式從DIP、SOP、QPF、PGA、BGA到CSP（芯片級(jí)封裝）再到SOC、SIP（系統(tǒng)級(jí)封裝），技術(shù)指標(biāo)越來(lái)越先進(jìn)，而推動(dòng)封裝形式不斷發(fā)展的動(dòng)力是其價(jià)格和性能。隨著市場(chǎng)對(duì)系統(tǒng)集成、產(chǎn)品小型化等需求的日益增長(zhǎng)，以及SOC開(kāi)發(fā)成本不斷增長(zhǎng)，SIP（System in Package）相對(duì)于SOC的優(yōu)勢(shì)愈發(fā)明顯。

SIP是指將不同種類(lèi)的元件，通過(guò)不同技術(shù)，混載于同一封裝之內(nèi)，由此構(gòu)成系統(tǒng)集成封裝形式。SIP設(shè)計(jì)綜合了鍵合工藝、倒裝芯片工藝、堆疊芯片工藝、嵌入元件工藝、MEMS和堆疊封裝等封裝工藝，使得SIP設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)功能變得更加容易[1]。SIP的優(yōu)勢(shì)不僅在于尺寸方面，而且能在更小的占用空間里集成更多的功能，并降低開(kāi)發(fā)成本和縮短設(shè)計(jì)周期。隨著SIP技術(shù)的突破，架構(gòu)上將芯片平面放置改為堆疊式封裝的精、密度增加，使得SIP設(shè)計(jì)能較好地滿(mǎn)足市場(chǎng)對(duì)系統(tǒng)小型化的要求。

2 功能驗(yàn)證

SIP設(shè)計(jì)需要在設(shè)計(jì)前獲得所需的所有裸芯片及其封裝工藝文件，而實(shí)際上很難采購(gòu)到國(guó)外公司生產(chǎn)的DSP、FPGA等高端器件的裸芯片，為此只能采用國(guó)內(nèi)進(jìn)行集成電路研發(fā)、生產(chǎn)的研究所的裸芯片，以實(shí)現(xiàn)復(fù)雜系統(tǒng)小型化。為了提高設(shè)計(jì)的可靠性，需要在SIP封裝設(shè)計(jì)前對(duì)小型化系統(tǒng)功能的可行性進(jìn)行驗(yàn)證。為此，設(shè)計(jì)同型號(hào)裸片的軟包封板驗(yàn)證系統(tǒng)以避免重復(fù)設(shè)計(jì)導(dǎo)致時(shí)間和資金上的浪費(fèi)，顯得同樣重要。由于軟包封板設(shè)計(jì)不是本文的重點(diǎn)，這里就不作詳細(xì)敘述了。系統(tǒng)框圖如圖1所示。

圖1 系統(tǒng)框圖

本文用已經(jīng)驗(yàn)證過(guò)的系統(tǒng)原理圖生成SIP設(shè)計(jì)所需的互連關(guān)系網(wǎng)表作為其設(shè)計(jì)輸入文件。軟包封功能驗(yàn)證板及其測(cè)試板如圖2所示。其中方形小板為軟包封板，矩形板為測(cè)試板。與用戶(hù)一起完成功能驗(yàn)證，確認(rèn)系統(tǒng)互連關(guān)系均正確。

圖2 軟包封板及測(cè)試板

3 高密度SIP設(shè)計(jì)

SIP設(shè)計(jì)主要由封裝選擇、腔體設(shè)計(jì)、基板設(shè)計(jì)等部分組成。復(fù)雜系統(tǒng)的SIP設(shè)計(jì)需要每個(gè)環(huán)節(jié)的合理規(guī)劃，并綜合考慮各個(gè)環(huán)節(jié)的合理性，以保證整個(gè)SIP設(shè)計(jì)的高效性和可靠性。

3.1 腔體設(shè)計(jì)

腔體設(shè)計(jì)是SIP設(shè)計(jì)首先需要考慮、權(quán)衡的主要問(wèn)題。本設(shè)計(jì)采用了QFP240封裝，其管殼的尺寸為32 mm×32 mm。FPGA裸片尺寸為16 mm×16 mm，DSP裸片尺寸6.0 mm×6.0 mm，2片SRAM裸片尺寸為7.4 mm×5.8 mm，F(xiàn)LASH裸片尺寸為5.0 mm×4.5 mm，再加一片F(xiàn)PGA配置FLASH芯片，若干個(gè)接口驅(qū)動(dòng)芯片和一定數(shù)量的電阻電容。根據(jù)以上尺寸以及芯片數(shù)量，對(duì)芯片布局及腔體的開(kāi)槽尺寸及深度等進(jìn)行設(shè)計(jì)。只開(kāi)一個(gè)腔體無(wú)法有效放置系統(tǒng)的所有芯片，管殼需在頂層和底層開(kāi)兩個(gè)腔體。考慮二次回流焊的影響，電阻、電容只能設(shè)計(jì)在頂層腔體中。底層腔體疊層芯片，由于系統(tǒng)互連的復(fù)雜性需要在疊層間設(shè)計(jì)一塊轉(zhuǎn)接硅基板進(jìn)行轉(zhuǎn)接互連。QFP240的腔體結(jié)構(gòu)設(shè)計(jì)圖如圖3所示。

圖3 腔體結(jié)構(gòu)

3.2 轉(zhuǎn)接硅基板設(shè)計(jì)

轉(zhuǎn)接硅基板的設(shè)計(jì)是整個(gè)器件設(shè)計(jì)的重要環(huán)節(jié)之一。硅基板粘接在FPGA裸芯片上，尺寸小于FPGA裸芯片的尺寸，基板上放置DSP和存儲(chǔ)器裸片。通過(guò)金絲鍵合，使轉(zhuǎn)接基板上下裸片互連?；迳虾侠淼腜AD位置分布可以簡(jiǎn)化互連網(wǎng)絡(luò)，合適的線(xiàn)寬是設(shè)計(jì)可靠性保證的一個(gè)方面。根據(jù)器件內(nèi)芯片互聯(lián)關(guān)系，先確定基板上粘接芯片放置的大致位置，再在空余的位置上放置適當(dāng)大小的鍵合指PAD與裸片PAD進(jìn)行鍵合，最后將已對(duì)應(yīng)有網(wǎng)表互連關(guān)系的鍵合指進(jìn)行走線(xiàn)。其中高速時(shí)鐘信號(hào)走線(xiàn)應(yīng)與其他信號(hào)隔離，以減少EMI輻射，避免手動(dòng)布線(xiàn)時(shí)引起信號(hào)完整性問(wèn)題[2]。硅基板的SIP設(shè)計(jì)如圖4所示。

初步設(shè)計(jì)完成后，可以通過(guò)調(diào)用Power DC仿真工具對(duì)基板設(shè)計(jì)進(jìn)行直流分析，獲得基板的電壓、平面電流密度、過(guò)孔電流大小等信息，以獲知基板設(shè)計(jì)有無(wú)缺陷及優(yōu)化基板走線(xiàn)寬度、過(guò)孔大小、PAD位置等方面的設(shè)計(jì)信息。

3.3 高密度SIP設(shè)計(jì)

開(kāi)腔體（Open Cavity）功能是Cadence SIP設(shè)計(jì)工具在16.6版本中新增加的功能，以滿(mǎn)足日益復(fù)雜的高密度SIP設(shè)計(jì)的需要。由于當(dāng)前版本不支持中間轉(zhuǎn)接基板在疊層上使用，需要將轉(zhuǎn)接硅基板虛擬成一個(gè)只有互連功能的裸芯片完成整個(gè)設(shè)計(jì)。為此需要將硅基板上所有的鍵合PAD的坐標(biāo)提取成一個(gè).txt或.csv文件，其他所有裸芯片也逐個(gè)生成.txt或.csv文件，以滿(mǎn)足SIP軟件對(duì)裸片導(dǎo)入的文件格式。

準(zhǔn)備工作做好后，打開(kāi)Cadence安裝目錄下的SIP快捷鍵，選擇相應(yīng)的Product，運(yùn)行SIP設(shè)計(jì)軟件。

首先打開(kāi)File→New，新建一個(gè)System in package類(lèi)型的工程，輸入工程名；接著在Setup→Crosssection中對(duì)該工程進(jìn)行層設(shè)置，設(shè)置適當(dāng)?shù)膶訑?shù)和類(lèi)型；設(shè)置好之后，就可以使用Add→Standard Die→Die Text-In Wizard命令，將包含裸芯片PAD大小、坐標(biāo)及網(wǎng)表信息的文件逐個(gè)加入至設(shè)計(jì)的工程中，放置時(shí)選擇相應(yīng)的層次及位置。先放置FPGA，此時(shí)需要設(shè)置兩個(gè)參數(shù)：腔體邊界間隙（cavity edge clearance）和每層擴(kuò)展尺寸（expansion per layer），在其上部放置轉(zhuǎn)接基板，再在基板上放置另外幾個(gè)大器件裸片；對(duì)于器件的封裝QFP240和電阻、電容等可在Logic →Edit Parts List打開(kāi)的菜單中進(jìn)行添加，添加完成后再進(jìn)行手動(dòng)放置；完成器件放置后，在Wire Profile Editor菜單中選擇所需鍵合線(xiàn)IP配置庫(kù)，對(duì)設(shè)計(jì)中的鍵合線(xiàn)進(jìn)行設(shè)置，并根據(jù)實(shí)際不同位置的尺寸、不同臺(tái)階的鍵合指的高度等信息，設(shè)置好不同位置所對(duì)應(yīng)的鍵合線(xiàn)；再使用Route→Wire Bond→Add命令，將芯片的PAD進(jìn)行鍵合；最后使用Add Connect命令進(jìn)行手動(dòng)布線(xiàn)，直到設(shè)計(jì)正確無(wú)誤地完成。器件SIP設(shè)計(jì)工程的三維視圖如圖5所示。

3.4 信號(hào)完整性和熱仿真分析

設(shè)計(jì)完成后，需要對(duì)整個(gè)工程進(jìn)行信號(hào)完整性、熱仿真、電源完整性和電磁兼容等分析，來(lái)完善設(shè)計(jì)以獲得最好的性能。

通過(guò)信號(hào)完整性仿真驗(yàn)證整個(gè)線(xiàn)路系統(tǒng)的信號(hào)的合理性。現(xiàn)選取其中一個(gè)信號(hào)對(duì)比優(yōu)化前后3個(gè)特定溫度（0 ℃、25 ℃、85 ℃）下的波形，如圖6所示，可以看出優(yōu)化后信號(hào)質(zhì)量得到很大的改善。

圖5 SIP設(shè)計(jì)3D視圖

圖6 信號(hào)優(yōu)化前后波形

通過(guò)熱仿真結(jié)果驗(yàn)證系統(tǒng)是否可以正常運(yùn)行。由于需仿真的不同功耗和環(huán)境溫度條件較多，現(xiàn)只選取其中一個(gè)條件下的仿真結(jié)果：功耗3 W，環(huán)境溫度25 ℃，自然散熱條件下，溫度云圖如圖7所示。通過(guò)一系列條件下的仿真結(jié)果分析，該系統(tǒng)能正常工作。

圖7 溫度云圖（功耗3 W，環(huán)境溫度25 ℃）

4 總結(jié)

高密度的布線(xiàn)必須極力避免產(chǎn)生信號(hào)波動(dòng)、振蕩、過(guò)沖、不足、串?dāng)_、建立時(shí)間出現(xiàn)偏差以及輻射等現(xiàn)象。Cadence 16.6 SIP設(shè)計(jì)工具可以滿(mǎn)足復(fù)雜系統(tǒng)的小型化SIP設(shè)計(jì)需求，為SIP設(shè)計(jì)提供功能強(qiáng)大的各種仿真工具，有利于設(shè)計(jì)師在設(shè)計(jì)過(guò)程中及時(shí)對(duì)設(shè)計(jì)的SIP工程進(jìn)行修改、完善，降低設(shè)計(jì)失敗或反復(fù)修改的可能性。

[1] 王阿明. SIP封裝工藝[J]. 電子與封裝，2009，9(2)：11-15.

[2] Christopher M. SiP（系統(tǒng)級(jí)封裝）技術(shù)的應(yīng)用與發(fā)展趨勢(shì)[J]. 中國(guó)集成電路，2004，12：55-59.