基于FPGA 的電子節(jié)氣門控制器硬件設計與實現(xiàn)

許月亭，季冬冬，許 芳，陳 虹

(吉林大學a.汽車仿真與控制國家重點實驗室;b.通信工程學院，長春 130022)

基于FPGA 的電子節(jié)氣門控制器硬件設計與實現(xiàn)

許月亭a，b，季冬冬b，許 芳b，陳 虹a，b

(吉林大學a.汽車仿真與控制國家重點實驗室;b.通信工程學院，長春 130022)

針對電子節(jié)氣門控制系統(tǒng)對控制器的快速性、低成本、微型化等控制性能的要求，通過現(xiàn)場可編程門陣列(FPGA：Field Programmable Gate Array)實現(xiàn)控制器的硬件設計，在發(fā)展較為成熟的增量式PID(Proportional，Integral，Differential)算法基礎上加入積分分離環(huán)節(jié)，利用高級綜合工具Catapult C實現(xiàn)了基于FPGA全硬件方案的積分分離PID控制器。設計制作了AD/DA采集板，實現(xiàn)了基于FPGA的積分分離PID控制器與電子節(jié)氣門之間的數(shù)據(jù)通信，并進行了電子節(jié)氣門的實物跟蹤控制實驗。實驗結果表明，基于FPGA的全硬件積分分離PID控制器實現(xiàn)了電子節(jié)氣門跟蹤控制，提高了控制器的運算精度。

電子節(jié)氣門控制系統(tǒng);現(xiàn)場可編程門陣列;硬件實現(xiàn);積分分離PID;實物實驗

0 引 言

電子節(jié)氣門控制系統(tǒng)的目標是節(jié)氣門開度能又快又精確且超調(diào)盡可能小地達到期望目標位置。節(jié)氣門是汽車發(fā)動機的重要控制部件，采用電子節(jié)氣門控制系統(tǒng)，使節(jié)氣門開度得到精確控制，不但可以提高燃油經(jīng)濟性，減少排放，同時，系統(tǒng)響應迅速，可獲得滿意的操控性能［1］。由于排放法和油耗法規(guī)的日益嚴格以及人們對車輛的安全性和舒適性的更高期望，電子節(jié)氣門控制系統(tǒng)對控制器的要求也越來越高，如控制器的高實時性、微型化、低成本開發(fā)等。因此，對電子節(jié)氣門控制性能的改進及研究是很有必要的。

目前，國內(nèi)外許多學者進行電子節(jié)氣門控制的研究主要分為兩方面：控制算法研究和控制硬件實現(xiàn)。在控制算法研究方面，應用許多先進的控制理論方法，提高節(jié)氣門控制性能，如模糊控制，滑模控制和backstepping方法等;文獻［2］利用模糊控制和滑?？刂扑惴ǎO計了系統(tǒng)控制器，實現(xiàn)了電子節(jié)氣門的模糊滑?？刂啤Ｎ墨I［3］根據(jù)電子節(jié)氣門的結構，采用基于滑?？刂频姆蔷€性控制方法，對電子節(jié)氣門的經(jīng)典PID(Proportional，Integral，Differential)控制、變速PID和滑模控制進行了比較，給出了滑?？刂品▽﹄娮庸?jié)氣門的控制效果。文獻［4，5］采用backstepping方法實現(xiàn)了電子節(jié)氣門的非線性控制器，分析了跟蹤誤差系統(tǒng)的輸入到狀態(tài)穩(wěn)定性，并且給出了控制器參數(shù)的整定方法。文獻［6］對比了基于PID的控制策略、模糊控制以及滑模變結構控制在電子節(jié)氣門控制系統(tǒng)上的效果，表明滑模變結構控制具有很好的控制性能。以上研究工作還都處于仿真研究階段，沒有將被控對象做到實物以及控制器的硬件加速，節(jié)氣門模型最終只能在150 ms達到穩(wěn)定，系統(tǒng)存在超調(diào)，并沒有從控制器的快速性角度改善控制性能。在控制器硬件實現(xiàn)方面，主要集中在研究快速、高效的硬件實現(xiàn)方法，如單片機實現(xiàn)方案、數(shù)字信號處理(DSP：Digital Signal Processor)實現(xiàn)方案，高級精簡指令集機器(ARM：Advanced RISCMachine)實現(xiàn)方案，F(xiàn)PGA(Field Programmable Gate Array)實現(xiàn)方案等［7］。文獻［8］在單片機上移植RTX51實時操作系統(tǒng)，開發(fā)了一整套基于嵌入式實時操作系統(tǒng)的AMT(Automated Mechanical Transmission)控制軟件，解決了AMT執(zhí)行換檔動作時電子節(jié)氣門控制的傳統(tǒng)難題。文獻［9］設計了基于ARM和μC/OS-Ⅱ嵌入式操作系統(tǒng)的智能電子節(jié)氣門控制平臺。文獻［10，11］提出了電子節(jié)氣門模型預測控制器的片上可編程系統(tǒng)(SOPC：System On a Programmable Chip)實現(xiàn)方案，該方法在FPGA芯片上構建了SOPC系統(tǒng)，設計實現(xiàn)了基于FPGA的電子節(jié)氣門的MPC控制器。但上述研究在硬件實現(xiàn)過程中基本都是利用C/C++語言編寫代碼，而C/C++代碼在開發(fā)板中串行計算，程序執(zhí)行的過程較為耗時。

針對電子節(jié)氣門的控制要求，筆者從控制器硬件實現(xiàn)的角度，提出了一種新的電子節(jié)氣門控制器的FPGA硬件實現(xiàn)方案。該方案利用高級綜合工具Catapult C在FPGA芯片上設計實現(xiàn)了電子節(jié)氣門的全硬件增量式積分分離PID控制器，提高了控制器的運算速度。為實現(xiàn)基于FPGA的積分分離PID控制器與電子節(jié)氣門之間的數(shù)據(jù)通信，設計制作了AD/DA采集板，并用硬件描述語言Verilog編寫了AD、DA、PWM(PulseWidth Modulation)模塊的接口程序，最后進行了電子節(jié)氣門的實物控制實驗。

1 電子節(jié)氣門控制系統(tǒng)

節(jié)氣門的作用是控制進入發(fā)動機的空氣流量。電子節(jié)氣門是一種柔性連接，通過傳感器、控制器以及驅動芯片實現(xiàn)電子節(jié)氣門開度控制［5］，取消了傳統(tǒng)節(jié)氣門與加速踏板之間的機械連接。傳統(tǒng)加速踏板采用剛性連接，節(jié)氣門開度完全取決于加速踏板的位置，而電子節(jié)氣門的柔性連接能根據(jù)駕駛員的需求以及整車各種行駛狀況確定節(jié)氣門的最佳開度，保證車輛最佳的動力性和燃油經(jīng)濟性，提高安全性和乘坐舒適性［12］。

電子節(jié)氣門控制系統(tǒng)框圖如圖1所示［13，14］。實際的駕駛員首先控制油門踏板，隨即油門踏板位置傳感器會產(chǎn)生對應的電壓信號作為系統(tǒng)給定輸入，然后再將此信號輸入節(jié)氣門控制單元，從而控制單元獲得相應的節(jié)氣門轉角期望值，再經(jīng)過積分分離PID控制器，將計算的占空比信號發(fā)送到驅動單元即PWM驅動板驅動電子節(jié)氣門。節(jié)氣門位置傳感器把節(jié)氣門的位置開度實時反饋給節(jié)氣門控制單元，形成閉環(huán)位置反饋控制系統(tǒng)。筆者的積分分離PID控制器在FPGA芯片上實現(xiàn)，以滿足節(jié)氣門的跟蹤控制要求。

圖1 電子節(jié)氣門實物控制框圖Fig.1 Electronic throttle control block diagram

2 積分分離PID算法

PID調(diào)節(jié)主要根據(jù)輸入的偏差，按照比例、積分、微分的函數(shù)關系運算，運算結果用作輸出控制。PID控制是一種較為傳統(tǒng)的控制策略，在控制領域被廣泛的應用，該算法結構簡單易于實現(xiàn)，具有魯棒性好、可靠性高、參數(shù)易于整定等特點［15，16］。

數(shù)字PID控制器可分為位置式和增量式兩種。筆者采用增量式PID算法。其具體形式為

2.1 積分分離

實際的PID控制系統(tǒng)中，經(jīng)PID運算得到的控制量存在范圍限制，輸入偏差較大時很可能引起控制量超過可行閾值，產(chǎn)生飽和。飽和作用主要是由積分環(huán)節(jié)所引起的，為了避免積分飽和調(diào)節(jié)滯后，在PID控制系統(tǒng)中適當?shù)丶尤敕乐狗e分飽和的手段是很有必要的。筆者根據(jù)積分飽和的特性，分析了參數(shù)與系統(tǒng)性能之間的關系，并設計了積分分離的PID增量式控制器，保證了工藝參數(shù)平穩(wěn)快速地達到給定值。

2.2 積分分離PID控制器設計

積分分離的PID控制器的基本設計思想是當輸入偏差有較大變化，實際偏差大于一定閾值時，系統(tǒng)不進行積分操作。而當偏差小于一定閾值時，恢復積分調(diào)節(jié)以消除系統(tǒng)的靜態(tài)誤差。假設e(k)的最大值為e(k)_max(e(k)_max＞0)，可以在積分項前加入系數(shù)

3 控制器的FPGA硬件實現(xiàn)

由于FPGA具有計算能力強、集成度高及設計靈活等優(yōu)點，筆者利用高級綜合工具Catapult C在FPGA芯片上進行電子節(jié)氣門的積分分離PID控制器的硬件設計。

3.1 FPGA硬件實現(xiàn)方案

Catapult C是Mentor公司開發(fā)的一款系統(tǒng)級的FPGA開發(fā)軟件，支持C描述的測試激勵，通過調(diào)用ModelSim進行功能仿真，以便驗證RTL(Register Transfer Level)代碼功能的正確性，提高了系統(tǒng)的計算性能。Catapult C為硬件電路提供延遲時間、吞吐量、時序余量和FPGA的占用面積等情況以及甘特圖，方便進行系統(tǒng)優(yōu)化［18］，圖2為設計PID控制算法的甘特圖。

圖2 增量式積分分離PID控制算法的甘特圖Fig.2 Incremental integral separation PID control algorithm Gantt chart

傳統(tǒng)的FPGA開發(fā)流程和基于Catapult C的開發(fā)流程如圖3所示。使用Catapult C可通過添加約束，方便快捷地進行面積和時序優(yōu)化，根據(jù)甘特圖可分析相應約束的添加，大大縮短了開發(fā)周期。因此，筆者采用基于Catapult C的FPGA開發(fā)流程進行電子節(jié)氣門的積分分離PID控制器的設計。

圖3 兩種方式的設計流程圖Fig.3 Design flow of two ways

3.2 控制器的設計

筆者選用的FPGA是Altera公司StratixⅢ系列的EP3SL150F1152C2N芯片，具有142.5 KLEs，355個M9K Blocks，8個鎖相環(huán)，384個18×18 bit乘法器，其硬件資源可達到控制系統(tǒng)的要求。為了對比基于Verilog全硬件的控制器的快速性，筆者設計了兩種基于FPGA的實現(xiàn)方案，記錄兩種方案控制器的運行時間。

3.2.1 基于FPGA的SOPC方案

該方案在設計控制器時首先在SOPC Builder中添加相應組件，根據(jù)系統(tǒng)的實際功能，利用QuartusⅡ中的SOPC Builder工具分別進行Nios核(CPU)、片上存儲器(On-Chip Memory)、系統(tǒng)ID(System ID Peripheral)、通用異步接收器/發(fā)送器(JTAG UART)核、鎖相環(huán)(Avalon ALTPLL)和并行輸入/輸出(PIO)核等的配置，具體配置如圖4a所示。配置后需要在NiosⅡIDE中編寫C/C++代碼。圖4b中的代碼是測試積分分離PID算法在NiosⅡIDE中的運行時間。

圖4 SOPC方案軟硬件設計圖Fig.4 Hardware and software design based on SOPC scheme

最終在FPGA開發(fā)板中進行測試，在執(zhí)行了10 000次PID積分分離PID算法后打印的計算時間是1.78 s，即基于SOPC方案的積分分離PID控制器每次執(zhí)行時間是0.178 ms。

3.2.2 基于Catapult C全硬件方案

1 )定點模型設計。Catapult C的輸入文件一般有兩個：①實現(xiàn)具體功能的C文件;②用于對該函數(shù)功能驗證的測試文件［19］。首先編寫增量式積分分離PID函數(shù)的C/C++代碼，考慮到實際PID參數(shù)需要整定，算法的C代碼中把要調(diào)節(jié)的比例KP、積分KI、微分KD系數(shù)設置成輸入變量，在Catapult C中會將各系數(shù)映射為模塊的輸入端口，便于參數(shù)調(diào)節(jié)。

為了提高算法計算性能，減少硬件資源消耗，需要設計定點數(shù)據(jù)模型。PID函數(shù)變量中包含偏差輸入eerr，比例KP、積分KI、微分KD系數(shù)、輸出占空比ppwm_duty和正反轉控制位fflag。eerr為AD的輸出12位數(shù)字量;由于Verilog語言不支持浮點數(shù)據(jù)，KP、KI、KD是經(jīng)過擴大相應倍數(shù)轉換得到的整數(shù);flag是節(jié)氣門狀態(tài)標志位，1代表PID的輸出占空比為正值，節(jié)氣門正轉，0代表負值，節(jié)氣門反轉。各變量數(shù)據(jù)定點數(shù)據(jù)模型設計如表1所示。ac_fixed〈W，I，false〉表示無符號定點小數(shù)，其中W代表數(shù)據(jù)的位寬，I代表整數(shù)位的位寬，false代表無符號數(shù)據(jù);ac_int〈W，false〉代表無符號整型。

2 )Catapult C綜合。增量式積分分離PID控制器的C程序在Catapult C中進行綜合，綜合后生成面積時序估計圖，觀察系統(tǒng)各項指標，為優(yōu)化算法性能，將代碼進行流水線處理。優(yōu)化后硬件電路的面積時序估計圖如圖5所示。從圖5可看到，優(yōu)化后硬件電路的延遲時間降低，吞吐量增加，提高了系統(tǒng)性能。為控制算法的啟停，在系統(tǒng)中加入握手信號，添加start標志位，控制算法的啟停，當start開啟時，PID算法進行運算;同時添加done信號，每執(zhí)行一次PID運算，輸出一個完成done信號。

表1 PID函數(shù)各變量數(shù)據(jù)類型的設計Tab.1 Data type of each variable design in PID function

圖5 增量式積分分離PID控制算法電路的面積和時序估計圖Fig.5 Area and timing estimates figure of incremental integral separation PID control algorithm

3.2.3 ModelSim 功能驗證

完成RTL代碼轉換后需要進行功能驗證，為了測試，在主函數(shù)中將輸入偏差eerr以及比例KP、積分KI、微分KD系數(shù)設置為常值，觀察輸出占空比ppwm_duty以及標志位fflag的值。仿真結果如圖6所示。將輸入偏差eerr設置為16進制400(對應偏差角度為－45°)，比例KP設置為10 000(相當于實際參數(shù)1)、積分KI設置為500(相當于實際參數(shù)0.05)、微分KD設置為10 000(相當于實際參數(shù)1)。代入增量式積分分離PID算法計算ppwm_duty值、fflag值與仿真結果一致，驗證了積分分離PID算法的正確性。

圖6 Modelsim中的仿真測試圖Fig.6 The figure of Modelsim simulation test

圖5中的Latency time代表生成的基于Verilog硬件語言的積分分離PID控制器的每次執(zhí)行時間，單位是ns，基于Catapult C方案優(yōu)化后控制器每次執(zhí)行時間為60 ns，相對于SOPC方案，其性能得到了提升。這是由于Verilog代碼在FPGA中是并行操作，而C/C++代碼在硬件中為串行執(zhí)行。

文獻［12］中采用的是單片機作為控制器的硬件實現(xiàn)，基于單片機方案的控制器跟基于FPGA的SOPC方案的控制器類似，所以筆者添加了基于FPGA的SOPC方案，對比基于Catapult C全硬件方案和SOPC方案的控制器單次運行時間如表2所示。

通過對比以上兩種方案，從表2的數(shù)據(jù)可知，基于FPGA的Catapult C方案作為硬件實現(xiàn)的控制器具有很好的實時性和快速性。

3.3 接口模塊設計

該實驗的接口模塊主要包括AD/DA接口模塊、PWM驅動模塊和Timer模塊。硬件系統(tǒng)編程通過狀態(tài)機實現(xiàn)［20］，可以很好地控制每個模塊的工作時序，使系統(tǒng)有序地進行數(shù)據(jù)處理和運算，具體功能模塊如下。

1 )AD接口模塊。接口模塊首先對AD芯片初始化然后進行數(shù)據(jù)的讀取。

初始化：初始化AD模塊，主要是對AD芯片的復位以及控制字的寫入。圖7為具體狀態(tài)機的流程圖。

數(shù)據(jù)讀取：捕捉DATA_AV信號，讀取轉換數(shù)據(jù)。

THS1206內(nèi)部帶有16位深度的FIFO，轉換的數(shù)據(jù)根據(jù)設置的不同觸發(fā)級別先將數(shù)據(jù)存入FIFO中，直到存到設置深度產(chǎn)生DATA_AV標志信號，在下一次DATA_AV有效前要求FPGA讀出FIFO中數(shù)據(jù)。筆者設置對模擬信號進行自動掃描，F(xiàn)IFO設置成4個字的深度。圖8為讀取數(shù)據(jù)的狀態(tài)機的流程圖，每次通過捕捉DATA_AV信號，讀取4個轉換數(shù)據(jù)。

表2 基于兩種不同方案控制器硬件實現(xiàn)對比Tab.2 Controller hardware realization comparison based on two different schemes

圖7 AD初始化寫操作狀態(tài)機流程圖Fig.7 The flowchart of AD writing initialization

圖8 AD讀取數(shù)據(jù)狀態(tài)機流程圖Fig.8 The flowchart of AD reading initialization

2 )PWM驅動模塊。模塊中將clock_divide和duty_cycle以及pwm_enable作為輸入接口，pwm_out作為輸出接口，主要通過計數(shù)器對高低電平的計數(shù)實現(xiàn)模塊功能。其中duty_cycle是在一個周期內(nèi)對高電平的計數(shù)，clock_divide是對一個周期的計數(shù)。實驗中duty_cycle接PID輸出占空比pwm_duty端口，pwm_enable接PID模塊的信號完成done信號，周期clock_divide設為常值。圖9為在ModelSim中驗證PWM模塊功能的測試圖。可以看到當給定clk周期為100 ns，設置clock_divide值為10 000時，周期為10 000×100 ns=1 000 000 ns，當duty_cycle為4 000時，輸出pwm波的高電平時間為4 000×100 ns=400 000 ns，占空比為0.4。

圖9 PWM功能測試圖Fig.9 PWM function test chart

3 )Timer模塊。Timer模塊為一個計數(shù)器，周期設置為1 ms，每1 ms執(zhí)行一次PID計算，通過Timer控制PID的開啟信號start，使算法按照一定的頻率計算，保證結果的準確性。

4 電路板制作

筆者實驗中的AD/DA數(shù)據(jù)采集板硬件設計流程主要包括芯片的選取，電路的設計。AD/DA通信板主要包括 AD轉換芯片 THS1206、DA轉換芯片 AD5344、運算放大電路 LM324、電平轉換芯片74LVC4245A以及相應外圍電路電阻電容等。其中AD芯片THS1206和運放電路LM324配合使用，將輸入電壓由0～5V范圍轉換到符合AD芯片允許范圍的輸入電壓。

選用的AD轉換芯片為THS1206，具有較好的性能以及轉換速率。它是一款12位并行轉換芯片，帶有4路模擬輸入端，采樣時可以將4路模擬輸入端組成4個互不影響的單獨輸入端或兩組差分輸入。

選用的DA轉換芯片為AD5344，它是12位的數(shù)模轉換器，供應電壓范圍是2.5～5.5 V。輸入給AD5344的數(shù)據(jù)是雙緩沖的，通過LDAC引腳實現(xiàn)多路DAC同時轉換。

選用的PWM驅動是有刷直流電機驅動，驅動器型號是BRT60A，其中的驅動是(帶有MOS管IRLR7843)IR2184芯片，該驅動具有較好的抗干擾能力，輸入3.3 V和5 V兼容，最大承受的電流是60 A。

4.1 AD/DA通信板的測試

DA芯片應用在半實物仿真實驗中，為配合AD芯片驗證本設計的AD/DA通信板的通信以及控制器的功能。筆者構建了基于FPGA和dSPACE的半實物實時仿真平臺，開發(fā)板FPGA作為控制器的硬件實現(xiàn)，運行積分分離PID控制算法;由dSPACE DS1104運行Matlab/Simulink中的電子節(jié)氣門離線數(shù)學模型。圖10是在Matlab/Simulink里搭建的系統(tǒng)實時仿真實驗模型。實驗時，先不加入PID控制器，測試AD/DA通信板通信功能，之后再加入控制器和電子節(jié)氣門數(shù)學模型進行控制器的功能測試。而在實物實驗時，不再使用DA芯片，而是將控制器算出的占空比發(fā)送給PWM驅動器以驅動節(jié)氣門。

筆者設計采用的是Altium公司推出的DXP 2004 PCB軟件，設計完成了從原理圖的繪制到PCB板的生成，圖11為本實驗的AD/DA實驗電路板。

圖10 基于FPGA和dSPACE的Matlab/Simulink模型Fig.10 Matlab/Simulink model based on FPGA and dSPACE

5 實物實驗

筆者討論的節(jié)氣門的具體跟蹤指標為：上升時間小于100 ms;調(diào)節(jié)時間小于140 ms;盡可能不超調(diào);靜態(tài)誤差小于2°。

5.1 實物控制實驗臺架

該設計的實物實驗需要利用xPC工作平臺實現(xiàn)，xPC是Mathworks公司推出的基于Matlab的工具箱，被廣泛應用于系統(tǒng)實驗。xPC的運行一般需要2臺計算機共同完成，一臺主機(Host)，一臺目標機(Target)，在主機Host中搭建Matlab/Simulink的實物監(jiān)測模型，目標機Target供該實驗跟蹤波形的觀測。運行Matlab/Simulink和Real-Time Workshop的計算機稱為主機(Host)，運行xPC實時任務的計算機稱為目標機(Target)。兩臺計算機通過通信電纜連接［21］。圖12為電子節(jié)氣門實物控制的實驗臺架。在主機Host中搭建Matlab/Simulink實物監(jiān)測模型，目標機Target供本實驗跟蹤波形的觀測，電腦PC用來配置FPGA，電子節(jié)氣門實物為控制系統(tǒng)的被控對象，電源用來為PWM驅動板供電。

圖11 AD/DA通信板Fig.11 AD/DA communication board

圖12 節(jié)氣門實物控制實驗臺架Fig.12 Throttle physical control test bench

根據(jù)圖1實物控制框圖，測量油門踏板位置信號的是傳感器，油門踏板被踩下的角度轉換成電壓后傳入xPC Target，為將外部實物與xPC-Target仿真系統(tǒng)連接起來，xPC-Target內(nèi)部提供適當?shù)腎/O板卡作為中間的數(shù)據(jù)接口。針對節(jié)氣門控制系統(tǒng)設計的需要，此處選擇研華的PCL-818L。包括16路單端或8路差分的12位模擬量輸入A/D端口，其中每個輸入通道的增益可編程(分別為0.5，1，4或8)，板卡可以采集油門踏板的信號作為控制系統(tǒng)的給定輸入。節(jié)氣門開度信號是由閉環(huán)系統(tǒng)的反饋回路返回的實際節(jié)氣門轉角，通過筆者制作的AD板采集，xPC采集的給定信號與AD板采集的反饋信號的偏差作為FPGA開發(fā)板的輸入經(jīng)積分分離PID控制器計算，得出占空比信號并發(fā)給PWM通信板，經(jīng)驅動板驅動電子節(jié)氣門。

5.2 實驗結果及分析

當給定為不同信號時，經(jīng)過反復調(diào)試，調(diào)節(jié)的PID參數(shù)：KP=3.86，KI=0.068，KD=1。

1 )當給定為階躍信號為85°時，仿真曲線如圖13所示。

由圖13可看出，跟蹤波形沒有超調(diào)，沒有靜差，節(jié)氣門上升時間為70 ms，穩(wěn)定時間為90 ms，節(jié)氣門可以很快地跟蹤給定信號，達到穩(wěn)定，滿足控制要求。證明基于Catapult C的全硬件控制器具有很好的實時性與快速性。

2 )當給定為方波信號的最小值為20°，最大值為80°，周期為2 s時，仿真曲線如圖14所示。

圖14 給定為方波信號時， 位置信號跟蹤波形Fig.14 The position signalwaveform tracking waveform when a signal is given as a square wave signal

圖13 給定階躍信號為85°時，位置信號跟蹤波形Fig.13 The tracking position signalwaveform when a signal is given to a step size of 85°

由圖14可看出，跟蹤曲線穩(wěn)定后系統(tǒng)無靜差，當節(jié)氣門打開時，上升時間和穩(wěn)定時間分別為70 ms和90 ms;節(jié)氣門關閉時，節(jié)氣門響應時間為60 ms，穩(wěn)定時間為90 ms，可以很快地回到給定位置，在節(jié)氣門關閉時對比文獻［12］其性能也有提高。證明控制器在打開關閉都能很快速地達到期望值，設計的控制器穩(wěn)定有效。

3 )當給定為正弦波信號最小值為15°，最大值為85°，周期為3 s時，仿真曲線如圖15所示。

由圖15可看出，當給定為正弦波時，節(jié)氣門在20°～80°之間曲線重合度較好，跟蹤無靜差，滿足控制要求，證明了基于FPGA的控制器實時性較好并且滿足控制器的穩(wěn)定性。

4 )當給定為油門踏板信號時，仿真曲線如圖16所示。

圖15 給定為正弦信號時，位置信號跟蹤波形Fig.15 The waveform of the tracking position signal when a signal is given as a sinusoidal signal

圖16 給定為油門踏板信號時，位置信號跟蹤波形Fig.16 The waveform of the tracking position signalwhen the accelerator pedal as a signal

為證明基于FPGA的控制器在隨機變化開度下的穩(wěn)定性，隨機踩下圖12所示的油門踏板，由圖16可看出，當隨機給定節(jié)氣門開度時，節(jié)氣門仍然能很好地跟蹤給定信號，控制器的穩(wěn)定性可以適應隨機變化的踏板信號。

6 結 語

筆者從硬件實現(xiàn)的角度采取基于FPGA和Catapult C的全硬件方案實現(xiàn)積分分離PID控制器，通過AD/DA采集板采集數(shù)據(jù)，最終實現(xiàn)基于FPGA的電子節(jié)氣門的實物控制。實驗驗證了基于FPGA全硬件方案實現(xiàn)積分分離PID控制器的可行性、快速性，同時表明了基于FPGA實現(xiàn)的控制器具有微型化和高靈活性的特點，可以很好地滿足新應用的要求。

筆者采用了積分分離PID控制算法，下一步工作采用先進的MPC控制算法以及神經(jīng)網(wǎng)絡PID算法等，進行電子節(jié)氣門實物控制，以達到更好的控制效果。

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Hardware Design and Implementation of Electronic Throttle Controller Based on FPGA

XU Yuetinga，b，JIDongdongb，XU Fangb，CHEN Honga，b

(a.State Key Laboratory of Automotive Simulation and Control;
b.College of Communication Engineering，Jilin University，Changchun 130022，China)

In order tomeet the control performance requirements of ETCS(Electronic Throttle Control System)，

such as fast computational performance，low-cost，miniaturization，F(xiàn)PGA(Field Programmable Gate Array)is adopted as the hardware implementation of controller and integral separation is added to mature PID

(Proportional，Integral，Differential)control algorithm.And the integral separation PID controller with Catapult C high-level synthesis tools is implemented based on FPGA full hardware solution.An integral separation PID controller on a FPGA chip is designed for ETCS.In addition，AD/DA acquisition board is designed to implement the data transmission between integral separation PID controller based on FPGA and electronic throttle.Finally，

tracking experiments of electronic throttle are performed and the results demonstrate the effectiveness of the designed integral separation PID controller based on FPGA.

electronic throttle control system;field programmable gate array;hardware implementation;integral separation proportional integral differential(PID)control algorithm;tracking experiments

TP273

A

1671-5896(2014)03-0229-10

2013-11-27

國家自然科學基金重點資助項目(61034001);973課題基金資助項目(2012CB821202);吉林省科技發(fā)展計劃重大專項基金資助項目(20116001)

許月亭(1989— )，女，長春人，吉林大學碩士研究生，主要從事FPGA技術及汽車電子控制研究，(Tel)86-13674312243(E-mail)xuyuetingjilin@163.com;通訊作者：陳虹(1963— )，女，浙江桐鄉(xiāng)人，吉林大學教授，博士生導師，主要從事先進控制理論及汽車電子控制研究，(Tel)86-13578797009(E-mail)chenh@jlu.edu.cn。

張潔)