基于VHDL的數(shù)字鎖相環(huán)設(shè)計(jì)及Modelsim 仿真

趙 瑋，齊向東

（太原科技大學(xué) 電子信息工程學(xué)院，山西 太原 030024）

0 引言

在電力系統(tǒng)數(shù)據(jù)通信方面，同步性是系統(tǒng)穩(wěn)定的重要因素，直接決定通信任務(wù)的成敗，鎖相環(huán)的出現(xiàn)有效地解決了這一問題。鎖相環(huán)［1］對接收到的信號(hào)進(jìn)行處理，提取出時(shí)鐘的相位信息，并根據(jù)這個(gè)相位信息輸出一個(gè)與之相干的時(shí)鐘信號(hào)，達(dá)到對信號(hào)頻率的跟蹤，保證了系統(tǒng)通信的穩(wěn)定。

隨著數(shù)字電子技術(shù)的發(fā)展，性能更加穩(wěn)定可靠的數(shù)字鎖相環(huán)DPLL逐漸成為鎖相環(huán)技術(shù)的發(fā)展方向。數(shù)字鎖相環(huán)具有數(shù)字電路可靠性高、集成度高、可編程控制等優(yōu)點(diǎn)，有效地避免了模擬鎖相環(huán)的零點(diǎn)漂移、器件飽和以及抗干擾能力差等缺點(diǎn)，此外，數(shù)字鎖相環(huán)在軟件控制方面的優(yōu)勢明顯，可以利用軟件程序針對不同場合的數(shù)字鎖相環(huán)進(jìn)行優(yōu)化設(shè)計(jì)，大大降低了硬件成本。

本文對數(shù)字鎖相環(huán)的原理進(jìn)行分析，提出了一種數(shù)字鎖相環(huán)路的簡單有效方案，采用VHDL［2］設(shè)計(jì)語言，運(yùn)用Modelsim 仿真軟件進(jìn)行設(shè)計(jì)，并在CPLD 上實(shí)現(xiàn)數(shù)字鎖相環(huán)的實(shí)際應(yīng)用。

1 數(shù)字鎖相環(huán)工作原理

數(shù)字鎖相環(huán)工作原理如圖1所示，它主要由鑒相器、變模雙向計(jì)數(shù)器、脈沖加減計(jì)數(shù)器和分頻器構(gòu)成。輸入信號(hào)進(jìn)入鑒相器，輸出信號(hào)取自分頻器。各模塊之間的信號(hào)均為鎖相環(huán)內(nèi)部信號(hào)。

這里采用的鑒相器是一個(gè)異或門鑒相器，輸入信號(hào)與輸出信號(hào)的異或作為鑒相器的輸出，形成相位差信號(hào)，這個(gè)信號(hào)作為變模雙向計(jì)數(shù)器的控制信號(hào)，當(dāng)鑒相器輸出高電平“1”時(shí)，變模計(jì)數(shù)器做減計(jì)數(shù)，直到產(chǎn)生借位信號(hào)；反之，當(dāng)鑒相器輸出低電平“0”時(shí)，變模計(jì)數(shù)器做加計(jì)數(shù)，直到產(chǎn)生進(jìn)位信號(hào)。計(jì)數(shù)器的模值可以由程序設(shè)定，用來優(yōu)化鎖相環(huán)路鎖相時(shí)間和鎖相誤差的關(guān)系。當(dāng)相位未鎖定時(shí)，鑒相器的輸出呈現(xiàn)出的波形是一個(gè)占空比動(dòng)態(tài)變化的方波信號(hào)，環(huán)路相位鎖定時(shí)，鑒相器的輸出為占空比50%的方波信號(hào)。

圖1 數(shù)字鎖相環(huán)工作原理示意圖

進(jìn)位和借位信號(hào)作為脈沖加減計(jì)數(shù)器的輸入信號(hào)控制對時(shí)鐘信號(hào)的調(diào)整輸出。當(dāng)產(chǎn)生進(jìn)位信號(hào)時(shí)，脈沖計(jì)數(shù)器減少一個(gè)高頻時(shí)鐘周期寬度的脈沖，導(dǎo)致輸出波形后移一個(gè)時(shí)鐘周期。同樣，當(dāng)產(chǎn)生借位信號(hào)時(shí)，脈沖計(jì)數(shù)器增加一個(gè)高頻時(shí)鐘周期寬度的脈沖，導(dǎo)致輸出波形前移一個(gè)時(shí)鐘周期。

調(diào)整后的信號(hào)最后經(jīng)過分頻器產(chǎn)生輸出信號(hào)，成為新的鑒相器輸入信號(hào)。這時(shí)一個(gè)調(diào)整周期結(jié)束，經(jīng)過若干次的調(diào)整，最終輸出信號(hào)與輸入信號(hào)得到穩(wěn)定的相位差，進(jìn)位信號(hào)和借位信號(hào)在同一周期內(nèi)產(chǎn)生一次，相互抵消，輸出不再發(fā)生變化，達(dá)到相位鎖定。

2 基于VHDL［3］語言和Modelsim 軟件的模塊實(shí)現(xiàn)

2.1 異或門鑒相器

異或門鑒相器由輸入信號(hào)和輸出信號(hào)的異或構(gòu)成，其邏輯波形圖如圖2所示，VHDL程序設(shè)計(jì)如下：

圖2 鑒相器邏輯波形圖

2.2 變模雙向計(jì)數(shù)器

變模雙向計(jì)數(shù)器模值為K，K 的大小決定了鎖相時(shí)間和鎖相精度。K 值越大，鎖相時(shí)間越長，精度越高；K 值越小，鎖相時(shí)間越短，但是精度越低。調(diào)整K值的大小是對鎖相環(huán)路系統(tǒng)優(yōu)化的一項(xiàng)重要措施，變模雙向計(jì)數(shù)器如圖3所示。

圖3 變模雙向計(jì)數(shù)器

由圖3可以看出，加計(jì)數(shù)器到設(shè)定模值時(shí)，程序控制計(jì)數(shù)器歸零，并產(chǎn)生一個(gè)進(jìn)位信號(hào)inc＿a［4］。同理，減計(jì)數(shù)器溢出時(shí)產(chǎn)生借位信號(hào)。

2.3 脈沖加減計(jì)數(shù)器

脈沖加減計(jì)數(shù)器接收到變模雙向計(jì)數(shù)器的進(jìn)位或者借位信號(hào)后，對輸出信號(hào)進(jìn)行調(diào)整，相應(yīng)增加或者減少一個(gè)系統(tǒng)時(shí)鐘周期的脈沖波形，使得輸出波形向相位差減少的方向移動(dòng)。脈沖加減計(jì)數(shù)器如圖4所示。

圖4 脈沖加減計(jì)數(shù)器

由圖4 可以看出，當(dāng)收到進(jìn)位標(biāo)志信號(hào)時(shí)，輸出id＿out增加一個(gè)時(shí)鐘周期的脈沖。相反，收到借位標(biāo)志信號(hào)時(shí)，輸出減少一個(gè)時(shí)鐘周期的脈沖。

脈沖加減計(jì)數(shù)器的VHDL設(shè)計(jì)程序如下：

2.4 分頻器

分頻器的分頻值完全是根據(jù)實(shí)際頻率值來決定，使得脈沖加減計(jì)數(shù)器的輸出分頻后匹配輸入信號(hào)，另外，脈沖加減計(jì)數(shù)器增加或者減少脈沖后，波形經(jīng)過分頻器后恢復(fù)成標(biāo)準(zhǔn)方波形態(tài)。

3 利用Modelsim［5］進(jìn)行總體仿真及分析

仿真時(shí)需要考慮到系統(tǒng)整體的時(shí)序問題，單個(gè)模塊的時(shí)序在系統(tǒng)級(jí)別需作出調(diào)整，這里假設(shè)系統(tǒng)高頻時(shí)鐘頻率為64 MHz，輸入信號(hào)的頻率為4 MHz。K值為25，分頻值設(shè)定為8。Modelsim 整體仿真波形圖如圖5所示。

圖5 Modelsim 整體仿真波形圖（K＝25）

圖5中，時(shí)間坐標(biāo)單位是ps。復(fù)位信號(hào)在時(shí)刻10 μs復(fù)位，開始鎖相過程，經(jīng)過13μs左右時(shí)間，相位誤差信號(hào)變成占空比50%的穩(wěn)定方波，相位被鎖定。從脈沖加減計(jì)數(shù)器的內(nèi)部信號(hào)（進(jìn)位信號(hào)和借位信號(hào)，仿真圖中間部分）來看，在鎖相過程中，進(jìn)位信號(hào)和借位信號(hào)逐漸相互靠攏，最后在同一個(gè)檢測周期內(nèi)同時(shí)出現(xiàn)，也就使得輸出信號(hào)增加和減少的脈沖數(shù)相互抵消，輸出被鎖定（如圖5時(shí)標(biāo)所指時(shí)刻）。

前面已經(jīng)分析過，K 值越小，鎖相時(shí)間越短、鎖相精度越低；K 值越大，鎖相時(shí)間越長、鎖相精度越高。K＝28時(shí)。Modelsim 整體仿真波形如圖6所示。

圖6 Modelsim 整體仿真波形圖（K＝28）

與圖5坐標(biāo)相同情況下，從圖6可以看出，K 值取28后，鎖相時(shí)間明顯變長，達(dá)到158μs左右。

4 結(jié)束語

電力系統(tǒng)存在的干擾要求通信能夠較快地從擾動(dòng)中恢復(fù)，所以鎖相環(huán)路在滿足精度的前提下，提高鎖相速度是有利于系統(tǒng)通信穩(wěn)定的。當(dāng)現(xiàn)場干擾較強(qiáng)時(shí)，適當(dāng)增加K 值可以有效地增加鎖相判定時(shí)間，從而抑制干擾的影響，體現(xiàn)出了數(shù)字鎖相環(huán)的優(yōu)越性。

［1］ 陳世偉.鎖相環(huán)路原理及應(yīng)用［M］.北京：北京工業(yè)出版社，1990.

［2］ 侯伯亭，顧新.VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)［M］.西安：西安電子科技大學(xué)出版社，2003.

［3］ 邊計(jì)年，薛宏熙.用VHDL設(shè)計(jì)電子線路［M］.北京：清華大學(xué)出版社，2002.

［4］ 單長虹，陳忠澤，單健.基于雙邊沿觸發(fā)計(jì)數(shù)器的低功耗全數(shù)字鎖相環(huán)的設(shè)計(jì)［J］.電路與系統(tǒng)學(xué)報(bào)，2005，10（2）：142－145.

［5］ 于斌，米秀杰.Modelsim 電子系統(tǒng)分析及仿真［M］.北京，電子工業(yè)出版社，2011.