一種通用雷達(dá)信號(hào)處理系統(tǒng)的硬件設(shè)計(jì)

周 杰，李小娟，張 偉，全英匯

(1.中國(guó)電子科技集團(tuán)第20研究所雷達(dá)事業(yè)部，陜西西安 710068;2.西安電子科技大學(xué)雷達(dá)信號(hào)處理國(guó)家重點(diǎn)實(shí)驗(yàn)室，陜西西安 710071)

隨著雷達(dá)技術(shù)的發(fā)展，信號(hào)處理的復(fù)雜度和運(yùn)算量大幅增加，對(duì)雷達(dá)信號(hào)處理系統(tǒng)的要求也越來(lái)越高。一個(gè)完備、復(fù)雜的雷達(dá)信號(hào)處理系統(tǒng)通常包括［1］:信號(hào)采集、數(shù)據(jù)存儲(chǔ)、控制、運(yùn)算、通信、電源和電磁兼容與屏蔽系統(tǒng)。本文介紹了一種以高速AD+高性能FPGA+DSP為核心，兼顧大容量數(shù)據(jù)存儲(chǔ)的通用化雷達(dá)信號(hào)處理硬件平臺(tái)，系統(tǒng)集成度高，結(jié)構(gòu)靈活，對(duì)算法的適應(yīng)性強(qiáng)，具有較好的通用性和可擴(kuò)展性。

1 通用雷達(dá)信號(hào)處理系統(tǒng)組成

系統(tǒng)由采樣板、信號(hào)處理板、存儲(chǔ)板、背板、電源及機(jī)箱組成，其基本結(jié)構(gòu)如圖1所示。在本系統(tǒng)中，采樣板完成數(shù)據(jù)采集、數(shù)字下變頻及脈沖壓縮處理。信號(hào)處理板完成搜索、跟蹤和抗干擾等實(shí)時(shí)運(yùn)算。信號(hào)存儲(chǔ)板依靠板載Flash陣列完成數(shù)據(jù)存儲(chǔ)，方便以后仿真分析及非實(shí)時(shí)處理。各板上均放置FPGA負(fù)責(zé)實(shí)時(shí)控制。背板自定義，采用CPCI總線進(jìn)行狀態(tài)控制和處理結(jié)果反饋，板間通訊通過(guò)Rocket IO接口以及Link Port接口兩種形式［1］。

圖1 雷達(dá)信號(hào)處理系統(tǒng)基本框圖

2 通用雷達(dá)信號(hào)處理系統(tǒng)硬件設(shè)計(jì)

2.1 采樣板的硬件設(shè)計(jì)

采樣板共有4路模擬信號(hào)輸入通道和一路模擬信號(hào)輸出通道，兩片雙通道ADC，F(xiàn)PGA1作為主處理芯片，F(xiàn)PGA2作為從處理芯片［2］。兩片 FPGA之間用LVDS通信，板卡框圖如圖2所示。

ADC采用ADI公司的AD9643，該芯片是雙通道ADC，最大采樣率250 Msample·s－1，采樣精度14 位，模擬信號(hào)輸入最大2Vpp，可以通過(guò)SPI接口對(duì)芯片進(jìn)行控制。采用兩片65 nm工藝的Xilinx Virtex－5作為核心處理器，其中一片作為備用，F(xiàn)PGA同時(shí)兼容LX110T和SX95T［3］。前者邏輯資源多，后者則更適于信號(hào)處理，于是采用后者作為核心控制芯片。

圖2 采集板基本電路框圖

采樣板接收前端送來(lái)的4路中頻模擬信號(hào)，將信號(hào)經(jīng)過(guò)4路A/D進(jìn)行模數(shù)轉(zhuǎn)換，A/D的時(shí)鐘由外部供給。A/D輸出的14位數(shù)字信號(hào)經(jīng)過(guò)LVDS傳輸給FPGA1，F(xiàn)PGA1對(duì)該數(shù)字信號(hào)進(jìn)行數(shù)字下變頻以及脈沖壓縮處理。如果運(yùn)算量大，F(xiàn)PGA1處理后的數(shù)據(jù)可通過(guò)兩片F(xiàn)PGA之間的 LVDS傳輸線傳輸?shù)紽PGA2中。FPGA1同時(shí)可以將處理后的數(shù)據(jù)傳給D/A，經(jīng)過(guò)數(shù)模轉(zhuǎn)換后將輸出信號(hào)傳輸給顯控器進(jìn)行狀態(tài)監(jiān)測(cè)。兩片F(xiàn)PGA中的數(shù)據(jù)均可通過(guò)高速串口或鏈路口傳輸給信號(hào)處理板。板上FPGA1通過(guò)CPCI接口接收上位機(jī)的指令控制采樣板的工作狀態(tài)。CPCI總線的工作頻率為33 MHz或66 MHz，數(shù)據(jù)寬度為32或64位，總線帶寬最高為66×64/8=528 MB/s。

2.2 信號(hào)處理板的硬件設(shè)計(jì)

信號(hào)處理板的主要硬件包括2片F(xiàn)PGA和6片DSP。6片DSP分成兩組，3片一組，共享數(shù)據(jù)總線，接入FPGA1以獲取數(shù)據(jù);6片DSP，兩兩互聯(lián)，用鏈路口串成環(huán)形，均連接到 FPGA2，用于交換數(shù)據(jù)［4］。圖3給出了信號(hào)處理板基本電路框圖。

圖3 信號(hào)處理板基本電路框圖

與采樣板相同，板上FPGA1通過(guò)CPCI接口接收上位機(jī)的指令控制信號(hào)處理板的工作狀態(tài)，通過(guò)數(shù)據(jù)總線分發(fā)給6片DSP。板上FPGA2可通過(guò)Rockit IO接口以及Link Port接口接收采樣板送來(lái)的數(shù)據(jù)，通過(guò)鏈路口分發(fā)給6片DSP。6片DSP是信號(hào)處理板實(shí)時(shí)運(yùn)算的核心，考慮到成像、跟蹤、搜索、抗干擾等多種應(yīng)用需求，設(shè)計(jì)時(shí)以大容量處理、快速數(shù)據(jù)交換、可靈活選擇為原則，每片DSP外掛大容量SDRAM，64位并行數(shù)據(jù)總線，鏈路口連接完備，從而滿足不同需求。例如，某跟蹤雷達(dá)在用此信號(hào)處理板時(shí)，僅選擇一組3片DSP，某成像雷達(dá)在用此信號(hào)處理板時(shí)，板上資源全部保留。

信號(hào)處理板與采樣板之間可通過(guò)Rocket IO進(jìn)行高速串行數(shù)據(jù)傳輸，設(shè)計(jì)有4個(gè)lane。每個(gè)lane的速率為3.125 Gbit·s－1，若采用 4lane 進(jìn)行傳輸，最高數(shù)據(jù)率達(dá) DRocketIO=3.125 Gbit·s－1×4 lane≈1.5 GB·s－1。也可通過(guò)Link Port接口進(jìn)行數(shù)據(jù)傳輸，每個(gè)鏈路口的可靠傳輸率約為100 MB·s－1，設(shè)計(jì)有2個(gè)鏈路口，共200 MB·s－1。

2.3 存儲(chǔ)板的硬件設(shè)計(jì)

存儲(chǔ)板是數(shù)據(jù)存儲(chǔ)的載體，以大容量NAND Flash芯片存儲(chǔ)陣列為存儲(chǔ)介質(zhì)，設(shè)計(jì)每塊存儲(chǔ)板容量為1 TB，持續(xù)寫(xiě)入速度 ＞1 GB·s－1。為通用化考慮，存儲(chǔ)板設(shè)計(jì)多種總線接口，包括CPCI 66 bit/66 MHz、背板Rocket IO接口10路、千兆以太網(wǎng)接口等。其中CPCI接口和背板Rocket IO接口在背板上走線;千兆以太網(wǎng)接口在存儲(chǔ)板的前面板［5］。存儲(chǔ)板電路原理框圖如圖4所示。

圖4 信號(hào)處理板基本電路框圖

存儲(chǔ)板與采樣板之間采用Rocket IO進(jìn)行高速串行數(shù)據(jù)傳輸，設(shè)計(jì)有8lane。每個(gè)lane速率為3.125 Gbit·s－1，若采用8lane進(jìn)行傳輸，最高數(shù)據(jù)率可達(dá)3 GB·s－1。

2.4 背板及模塊電源的設(shè)計(jì)

系統(tǒng)為一個(gè)自定義的高速互連系統(tǒng)，根據(jù)需求，某跟蹤雷達(dá)使用了1塊信號(hào)處理板，1塊采樣板，1塊數(shù)據(jù)存儲(chǔ)板和1塊電源模塊。某成像雷達(dá)使用了2塊信號(hào)處理板，2塊采樣板，1塊數(shù)據(jù)存儲(chǔ)板和2塊電源模塊。某成像雷達(dá)信號(hào)處理系統(tǒng)背板定義如圖5所示。

表1 信號(hào)處理系統(tǒng)各模塊功耗估算

圖5 某成像雷達(dá)信號(hào)處理系統(tǒng)背板定義

模塊設(shè)計(jì)時(shí)，盡量統(tǒng)一電源種類，可提高系統(tǒng)的適用性。根據(jù)不同應(yīng)用需求，確定板卡種類及數(shù)目，計(jì)算出信號(hào)處理系統(tǒng)的總功耗，留出一定的裕度，確定模塊電源總功耗，或?yàn)椴蓸影逄峁┮宦藩?dú)立的線性電源，更好地保證ADC的性能。

3 結(jié)束語(yǔ)

以雷達(dá)信號(hào)處理設(shè)計(jì)為背景，將信號(hào)處理劃分為若干個(gè)模塊，結(jié)合通用化應(yīng)用需求，對(duì)每個(gè)模塊的硬件設(shè)計(jì)進(jìn)行了研究。利用CPCI接口保證了系統(tǒng)間通訊的可靠性和易用性，利用高速串口克服了板件通訊數(shù)據(jù)率低的問(wèn)題，利用Flash陣列解決了實(shí)時(shí)大容量數(shù)據(jù)存儲(chǔ)問(wèn)題，實(shí)現(xiàn)了通用雷達(dá)信號(hào)處理平臺(tái)。由于模塊化設(shè)計(jì)研制周期短、可重構(gòu)性好、對(duì)處理算法適應(yīng)性強(qiáng)，目前該通用雷達(dá)信號(hào)處理系統(tǒng)已在成像、跟蹤、探測(cè)雷達(dá)上獲得應(yīng)用。

［1］蘇濤，何學(xué)輝，呂林夏.實(shí)時(shí)信號(hào)處理系統(tǒng)設(shè)計(jì)［M］.西安:西安電子科技大學(xué)出版社，2006.

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［5］王倩，李燕，王虹現(xiàn)，等.基于高速數(shù)模轉(zhuǎn)換器的通用雷達(dá)信號(hào)模擬器的設(shè)計(jì)［J］.電子科技，2008(1):25－28.