一種應(yīng)用于低噪聲PLL的RF-VCO設(shè)計(jì)

張 濤，蔣潁丹，王麗秀

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇 無(wú)錫 214035）

1 引言

壓控振蕩器（VCO）作為一個(gè)常見(jiàn)部件應(yīng)用于數(shù)字頻率合成、無(wú)線收發(fā)等領(lǐng)域，其性能優(yōu)劣將直接影響到鎖相環(huán)或是整個(gè)電路系統(tǒng)的工作質(zhì)量。在高頻段工作條件下，較之環(huán)形振蕩器，LC震蕩器由于其優(yōu)越的相噪性能、頻率穩(wěn)定性及低工作電壓的特點(diǎn)在無(wú)線通信領(lǐng)域得到廣泛應(yīng)用[1]。

本設(shè)計(jì)采用交叉耦合對(duì)架構(gòu)，由片內(nèi)集成電感和可變MOS電容陣列組成LC諧振，采用SMIC的0.18 μm Mixed-RF 1P6M工藝制造，所有無(wú)源器件全部片內(nèi)集成，其中電感由第五、六鋁金屬并聯(lián)組成，由于金屬層較厚其寄生電阻相對(duì)較低，可以有效地提高電感Q值。經(jīng)過(guò)仿真該電路的調(diào)諧頻率為1.6～2 GHz，在中心頻率工作時(shí)相位噪聲為-118 dBc/Hz@600 kHz，電路功耗為5 mW。

2 RF-VCO設(shè)計(jì)

2.1 VCO結(jié)構(gòu)

工程應(yīng)用中多采用交叉耦合對(duì)的結(jié)構(gòu)來(lái)提供負(fù)阻以補(bǔ)償LC回路中的功率損耗，由于0.18 μm工藝條件下的閾值和幅度限制，電路采用單PMOS管的VCO，該結(jié)構(gòu)相噪性能要略?xún)?yōu)于單NMOS管結(jié)構(gòu)。電路結(jié)構(gòu)如圖1所示。

圖1 PMOS交叉耦合對(duì)結(jié)構(gòu)VCO

MP1和MP2交叉耦合構(gòu)成負(fù)阻放大器，產(chǎn)生的負(fù)阻為-2/Gmp，由于片內(nèi)電感面積較大，所以采用固定電感的方式。而在可變電容的選擇上，雖然加大可變電容的尺寸可以提高CMAX和CMIN的比值從而達(dá)到很寬的頻率覆蓋，但這樣同樣會(huì)導(dǎo)致VCO的增益過(guò)高而放大噪聲，使得系統(tǒng)的相噪惡化[2～3]。

本設(shè)計(jì)采用開(kāi)關(guān)電容來(lái)調(diào)節(jié)頻率范圍的方法[4]，用5組可變電容陣列累加排布，使得VCO增益控制在合理范圍之內(nèi)，同時(shí)用可變電容陣列實(shí)現(xiàn)頻率粗調(diào)，利用可變電容管實(shí)現(xiàn)頻率微調(diào)，使得整個(gè)頻率調(diào)諧曲線在控制電壓范圍內(nèi)線性化，以達(dá)到頻率覆蓋。片內(nèi)電感與可變電容陣列形成諧振回路，電路的諧振頻率為：

式（1）中fo為諧振頻率，L為片內(nèi)電感，CPAT為諧振回路寄生電容。CVAR為可變電容陣列，其值為式（2）所示：

CVARK為每個(gè)可變電容的容值，當(dāng)K=1時(shí)，此時(shí)諧振頻率fo為fVCO的最大值，K=5時(shí)為fVCO最小值，由此可以計(jì)算出諧振頻率范圍。

依據(jù)巴克豪森準(zhǔn)則，振蕩器起振需滿(mǎn)足環(huán)路增益大于1，振蕩器的等效負(fù)阻模型如圖2，當(dāng)交叉耦合管MP1與MP2都工作在飽和區(qū)時(shí)可等效為-Rp=-2/gm的負(fù)阻，gm為單個(gè)PMOS管的跨導(dǎo)，當(dāng)2/gm＜Rp時(shí)，負(fù)阻2/gm給諧振回路補(bǔ)充的能量大于內(nèi)阻Rp消耗的能量，振幅增大，電路開(kāi)始起振，當(dāng)幅度超過(guò)耦合管的飽和區(qū)時(shí)，PMOS管會(huì)進(jìn)入非線性區(qū)，使得電路進(jìn)入穩(wěn)態(tài)振蕩狀態(tài)。

為了保證振蕩器能工作，需按照上式來(lái)確定MP1、MP2的尺寸，其中RL為片內(nèi)電感的寄生電阻，fmin為振蕩器的最低振蕩頻率，實(shí)際設(shè)計(jì)中會(huì)留有設(shè)計(jì)余量，x為經(jīng)驗(yàn)值，取值在3～5倍之間。

圖2 交叉耦合對(duì)VCO負(fù)阻簡(jiǎn)化模型

2.2 可變電容（VARACTOR）陣列

本設(shè)計(jì)基于標(biāo)準(zhǔn)RF CMOS工藝，可變電容管采用累積型電容（AMOS）實(shí)現(xiàn)，控制端分別為柵極和兩個(gè)N阱內(nèi)的N+接觸。AMOS結(jié)構(gòu)如圖3所示。

圖3 AMOS結(jié)構(gòu)圖

與PN結(jié)電容相比，該類(lèi)電容具有較大的Q值及電容變換比（CMAX/CMIN），工藝上通過(guò)將PMOS的源極和漏極的P+摻雜換成N+摻雜來(lái)實(shí)現(xiàn)，這時(shí)源極漏極可以看作是襯底的接觸，這樣同時(shí)減小了N阱的寄生電阻，會(huì)具有較高的Q值。其單位電容值CVAR如式（4）所示，其中Weff為有效溝寬，Leff為有效溝長(zhǎng)，COX為 單位氧化層電容，Cdep為單位耗盡層電容。

該MOS場(chǎng)效應(yīng)管工作在耗盡區(qū)，當(dāng)耗盡層在柵氧下面形成的時(shí)候，其寬度會(huì)隨著外加偏壓而單調(diào)變化，從而產(chǎn)生耗盡層電容Cdep，當(dāng)定義有效溝道面積為Ag=LeffWeff時(shí)，耗盡層電容Cdef可以近似按照式（5）計(jì)算：

其中εsi為Si介電常數(shù)，為耗盡層寬度。由式（4）、（5）可以看出，較大的溝道面積可以提高電容變換比。但是由于柵與源漏存在的交疊電容會(huì)增大CMIN及寄生電阻對(duì)Q值的影響，在設(shè)計(jì)中還需要折衷考慮。

圖4 開(kāi)關(guān)電容單元

圖5 開(kāi)關(guān)電容陣列

圖4及圖5為VCO電路的開(kāi)關(guān)電容單元及開(kāi)關(guān)電容陣列的電路圖，開(kāi)關(guān)選用深N阱中的NMOS，電路采用差分電容開(kāi)關(guān)的結(jié)構(gòu)，相比單端NMOS開(kāi)關(guān)，該結(jié)構(gòu)的Q值可以提高一倍左右。開(kāi)關(guān)陣列采用5組疊加可變電容實(shí)現(xiàn)頻率覆蓋，如圖5所示，C01和C02為固定MIM電容，該陣列通過(guò)開(kāi)關(guān)sw1～sw5可以選擇是否將各個(gè)可變電容接入LC諧振電路，以實(shí)現(xiàn)頻率粗調(diào)。當(dāng)開(kāi)關(guān)sw1～sw5全部導(dǎo)通時(shí)諧振網(wǎng)絡(luò)中可調(diào)的電容值為最大，此時(shí)VCO的振蕩頻率為最低，當(dāng)只有sw1導(dǎo)通時(shí)，諧振網(wǎng)絡(luò)中接入可變電容為最小，此時(shí)VCO的振蕩頻率為最低值，圖6所示為本電路的VCO頻率范圍。

圖6 VCO頻率范圍

2.3 噪聲分析

LC振蕩器有三種噪聲來(lái)源，分別來(lái)自尾電流源噪聲、負(fù)阻放大器噪聲以及L、C的熱噪聲。根據(jù)線型時(shí)變相噪模型[5]，在VCO中心頻率頻偏Δω處的相位噪聲L（Δω）為：

其中Itail為尾電流，ωo為中心頻率，根據(jù)式（6）、（7）、（8）可以歸納出式（9）：

可以看出，增大諧振電路的Q值及增加尾電流Itail的大小可以有效地改善LC電路的相噪性能，但由于信號(hào)擺幅受電源電壓限制及設(shè)計(jì)功耗的影響，設(shè)計(jì)中也不能一味增大尾電流。本文設(shè)計(jì)的PMOS尾電流源為2.5 mA。

3 仿真結(jié)果

該VCO基于SMIC 0.18 μm Mixed-RF 1P6M工藝制造，版圖面積為500 μm×620 μm，使用Cadence SpectreRF仿真，VCO的輸出范圍為1 594～2 023 MHz，中心頻率1.8 GHz輸出時(shí)相位噪聲為-118 dBc/Hz@600 kHz，1.9 GHz輸出時(shí)相位噪聲為-121 dBc/Hz@600 kHz，圖7、圖8和表1分別為各個(gè)頻率相位噪聲及f-V曲線的仿真數(shù)據(jù)和電路設(shè)計(jì)數(shù)據(jù)。

圖7 VCO相位噪聲（@600 kHz）

圖8 f-V曲線仿真

表1 VCO設(shè)計(jì)數(shù)據(jù)

4 結(jié)束語(yǔ)

該VCO設(shè)計(jì)采用交叉耦合對(duì)架構(gòu)，由片內(nèi)固定電感和AMOS電容形成LC諧振，通過(guò)控制電容陣列和可變電容分別實(shí)現(xiàn)輸出頻率的粗調(diào)和細(xì)調(diào)，以實(shí)現(xiàn)輸出的寬帶覆蓋?；赟MIC 0.18 μm RF模型仿真表明，該VCO在1.8 V工作電壓下，功耗為5 mW，可實(shí)現(xiàn)22%的調(diào)頻范圍，1.8 GHz輸出時(shí)相位噪聲為-118 dBc/Hz@600 kHz，該電路設(shè)計(jì)可以滿(mǎn)足低噪聲PLL的應(yīng)用需求。

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[3]寧彥卿，池保勇，王志華.頻率覆蓋3.2～6.1GHz的CMOS LC VCO[J].半導(dǎo)體學(xué)報(bào)，2007,28（4）:526-529.

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