基于DDR3系統(tǒng)互聯(lián)的信號完整性設(shè)計

張 超，余 綜

(華北計算技術(shù)研究所，北京100083)

0 引言

在通用或?qū)Ｓ糜嬎阆到y(tǒng)硬件電路設(shè)計中，內(nèi)存芯片與主控芯片的互聯(lián)設(shè)計是整個系統(tǒng)設(shè)計的關(guān)鍵，系統(tǒng)能否穩(wěn)定運行，與內(nèi)存的讀寫密不可分。DDR3是新型的高速高帶寬內(nèi)存器件，是目前計算系統(tǒng)采用的主流存儲器。DDR3采用源同步雙數(shù)據(jù)速率技術(shù)，可以支持800/1066/1333Mbps的數(shù)據(jù)讀寫速率，各組信號遵守STLL15電平規(guī)范，接口電壓1.5V。極高的數(shù)據(jù)傳輸速率表明傳輸信號的頻率進一步增高，降低后的接口電壓造成主控芯片和DDR3之間信號的噪聲容限減小。這些都對系統(tǒng)各接口的信號質(zhì)量、時序邏輯、抖動和噪聲容限提出了更高更嚴格的要求。系統(tǒng)設(shè)計特別是PCB的互聯(lián)設(shè)計面臨巨大挑戰(zhàn)。

主控芯片與內(nèi)存芯片之間的互聯(lián)是整個計算系統(tǒng)的關(guān)鍵網(wǎng)絡(luò)。JESD79-3C［1］規(guī)范建議主控芯片與多片DDR3之間采用Fly-By拓撲結(jié)構(gòu)，簡化了拓撲復雜度，但引入了時延，端接等其他問題，系統(tǒng)互聯(lián)的信號完整性分析變得極其重要。合理的信號完整性設(shè)計將保證主控芯片和DDR3芯片之間的時鐘時序和讀寫數(shù)據(jù)時序準確無誤，進一步確保系統(tǒng)在高速、低電壓環(huán)境下穩(wěn)定地工作，避免諸如信號反射、串擾、地彈噪聲等問題和EMI等問題［2］。文獻 ［3］介紹了一種包含了芯片、封裝、板級走線等諸多因素的分析模型，驗證了一些敏感網(wǎng)絡(luò)對系統(tǒng)信號完整性和電源完整性的影響。文獻［4］詳細講述了一種基于DDR3 SDRAM信號總線互聯(lián)的系統(tǒng)級仿真方法，用以實現(xiàn)在1333Mbps數(shù)據(jù)傳輸率下每通道支持3個DIMM條的實現(xiàn)方案。文獻 ［5］結(jié)合DDR2案例，量化分析了DDR系列內(nèi)存系統(tǒng)的信號完整性設(shè)計的各項指標，并給出了設(shè)計方案和仿真分析方法等。

為了實現(xiàn)對系統(tǒng)互聯(lián)設(shè)計進行高效、準確的信號完整性仿真分析，Intel公司開發(fā)了針對芯片管腳行為級仿真的IBIS模型。本文以信號完整性相關(guān)理論為基礎(chǔ)，結(jié)合IBIS模型，給出了一套完整的主控芯片和DDR3內(nèi)存顆粒芯片互聯(lián)設(shè)計和優(yōu)化的方案，通過實例仿真分析驗證了方案的正確性和可行性。本課題基于某型專用計算設(shè)備，選用中科龍芯自主公司研制的高性能通用CPU龍芯3A和Micron公司的MT41J256M4JP作為主控芯片和內(nèi)存顆粒芯片。龍芯3A采用65nm工藝，主頻1GHz，內(nèi)部集成了 DDR2/DDR3內(nèi)存控制器，所有內(nèi)存讀/寫操作都遵守JESD79-2B及JESD79-3C的規(guī)定。

1 IBIS模型驗證

1.1 IBIS規(guī)范和IBIS模型簡介

IBIS(Input/Output Buffer Information Specification)規(guī)范是一種描述IC設(shè)備輸入、輸出緩沖器的模擬行為規(guī)范。它通過記錄IC器件各端口的I-V數(shù)據(jù)和V-T數(shù)據(jù)對輸入、輸出緩沖器進行建模。IBIS規(guī)范提出一套通用的文本格式標準，除了記錄IC緩沖器的I-V和V-T數(shù)據(jù)外，還能記錄驅(qū)動端口的輸出阻抗，輸入負載阻抗及信號上升、下降轉(zhuǎn)換速率等參數(shù)信息，在不涉及芯片內(nèi)部功能結(jié)構(gòu)的前提下，可針對板級反射、串擾、高頻損耗、時序抖動以及EMI等問題進行仿真分析和計算等。IBIS模型基于IBIS規(guī)范標準，用ASCII文本文件格式描述，其最初由Intel公司開發(fā)并專用于PCB設(shè)計和仿真，隨后經(jīng)國際標準化組織ANSI/EIA認可并維護。因其具備較快的仿真速度，并對不同的EDA軟件提供了一致的描述規(guī)范標準，所以獲得了絕大多數(shù)IC器件商和提供SI、PI仿真分析功能的EDA軟件的支持。圖1是一個典型的輸入、輸出緩沖器IBIS模型的模塊結(jié)構(gòu)圖。圖1中，每一個方框?qū)?yīng)IBIS模型的一個模塊要素，分別包含器件封裝的寄生電氣參數(shù)、上拉和下拉曲線、嵌位保護電路參數(shù)，信號上升和下降轉(zhuǎn)化速率等信息。

圖1 輸入/輸出緩沖器IBIS模型模塊化結(jié)構(gòu)

1.2 IBIS模型的快速驗證方法

IBIS模型由IC生產(chǎn)廠商建立并維護，成本昂貴。目前由于資金問題和市場需求，國內(nèi)IC廠商提供的IBIS模型精確度甚至正確度均有待提高。IBIS模型的精確度將直接影響后續(xù)仿真設(shè)計的可信性，故運用IBIS模型仿真前，有必要對模型中包含的關(guān)鍵數(shù)據(jù)進行驗證。

IBIS模型的文本文件包含頭文件、器件和引腳信息、MODEL及其子參數(shù)、工作電壓和溫度、波形轉(zhuǎn)換數(shù)據(jù)等。其中U-I數(shù)據(jù)中的關(guān)鍵字 ［Pull-up］、［Pull-down］以及波形轉(zhuǎn)換數(shù)據(jù)中的關(guān)鍵字［ramp］等數(shù)據(jù)，是整個IBIS模型的關(guān)鍵，是決定仿真是否精確可靠的重要數(shù)據(jù)因素。以龍芯3A的IBIS模型為例，闡述各個數(shù)據(jù)間的關(guān)系，用以指導在獲取芯片的IBIS模型后進行模型的準確性驗證［8］。

包含于［ramp］關(guān)鍵字中的R-load是獲取轉(zhuǎn)換速率的關(guān)鍵。通過將R-load接地可以獲取管腳的波形上升轉(zhuǎn)換速率。對應(yīng)地，將R-load接電源可以獲取管腳的波形下降轉(zhuǎn)換速率。在［ramp］中，波形上升轉(zhuǎn)化速率表示為dV/dt_r，其中V_h的取值為電壓幅值的15% ～85%，此區(qū)間內(nèi)波形上升斜率較為穩(wěn)定。故可取V_h≈V_hamp×60%，其中V_hamp為上升轉(zhuǎn)換時的電壓幅值。高電壓趨于穩(wěn)定時的電流I_htyp=V_hamp/R_load，電壓Voltage_h=Vcc－V_hamp，上述的I_htyp和Voltage_h應(yīng)該與Pullup數(shù)據(jù)中的某值相等或接近。對應(yīng)地，［ramp］中的波形上升轉(zhuǎn)化速率表示為dV/dt_f，取V_f≈V_famp×60%，V_famp為下降轉(zhuǎn)換時的電壓幅值。低電壓趨于穩(wěn)定時的電流值I_ftyp=V_famp/R_load，電壓Voltage_f=Vcc－V_famp，電壓穩(wěn)定時。I_ftyp和Voltage_f的值應(yīng)該與Pulldown數(shù)據(jù)中的某值相對應(yīng)。截取龍芯3A的IBIS模型文件如下:

［Ramp］

typ min

max

dV/dt_ r 823.21816mV/221.5701ps 771.72621mV/350.50443ps 862.28669mV/188.52855ps

dV/dt_ f 812.29431mV/196.46721ps 759.53237mV/284.74106ps867.03683mV/169.98271ps

R_load=50.0

［Pullup］

Voltage typ min

max

410.0 mV -26.33598mA -25.50012mA

-25.685mA

430.0 mV -27.55998mA -26.70209mA

-26.847mA

［Pulldown］

Voltage typ min

max

430.0 mV 26.14215mA 25.08766mA

27.46301 mA

450.0 mV 27.29014mA 26.21261mA

28.61401 mA

根據(jù)上文描述方法，驗證過程如下:V_hamp=V_h/0.6=0.823V/0.6=1.372V，I_htyp=－V_hamp/R_load=－1.372/50= －27.440mA，Voltage_h=Vcc－V_hamp=1.8－1.372=428mV，對比IBIS文件中［Pullup］數(shù)據(jù)，計算結(jié)果和模型數(shù)據(jù)相當接近。對應(yīng)地，可以驗證 ［Pulldown］中數(shù)據(jù)，驗證計算的過程不再贅述，計算結(jié)果為I_ftyp=27.067mA，Voltage_f=446mV，驗證結(jié)果和文件數(shù)據(jù)吻合較好。故可基本判斷該數(shù)據(jù)所描述的MODEL型端口行為信息是準確的。

上述方法基于IBIS模型中關(guān)鍵數(shù)據(jù) ［Pullup］、［Pulldown］和［Ramp］的內(nèi)在聯(lián)系，通過管腳的緩沖電路模型結(jié)合［Ramp］中的波形轉(zhuǎn)換速率和負載數(shù)據(jù)，計算出穩(wěn)態(tài)時管腳的電壓和電流，并與［Pullup］、［Pulldown］中數(shù)據(jù)比對，進而驗證IBIB模型是否準確。該方法的局限性在于，如果 ［Ramp］和 ［Pullup］、 ［Pulldown］中數(shù)據(jù)同時出錯，則該方法不再適用。但是三者同時出錯的概率極小，故本方案對于驗證IBIS模型的準確性有一定意義。

2 差分時鐘信號分析及仿真優(yōu)化

2.1 差分信號的端接

DDR3的時鐘信號由CPU提供，選用的DDR3芯片MT41J256M4JP，外部時鐘頻率可達667MHz，確保DDR時鐘信號的穩(wěn)定、控制時鐘信號抖動是保證內(nèi)存乃至整個系統(tǒng)正常工作的前提。DDR系列內(nèi)存芯片使用差分信號提供外部時鐘。差分信號是以兩根等長且相互耦合的單端傳輸線傳輸一對反相信號，兩線上的電壓差即為所傳輸?shù)淖罱K信號。相比于單端傳輸線，差分傳輸線具有較強的抗噪聲和抗干擾性，在惡劣的電磁環(huán)境下依然能保持良好的電平和準確的時序邏輯［9］。但差分線對于布線要求較高，時延差要求較精確，構(gòu)成差分線的單端傳輸線需嚴格保持等長，線距、線寬等因素會影響差分阻抗等。差分線在傳輸差分信號的同時，也容易攜帶共模信號并傳送至接收端。因而在使用差分線對時，需要對信號完整性問題進行約束處理。

差分信號需要端接電阻以抵消反射。傳統(tǒng)的端接方法是在差分線的末端，將端接電阻串聯(lián)接入兩條差分線之間，其端接方式如圖2。端接電阻的阻值應(yīng)等于該對差分線的差分阻抗。差分線的差分阻抗等于兩條單端傳輸線特性阻抗之和，本課題中DDR3差分時鐘線的單端阻抗Z0=50Ω，則差分阻抗為100Ω，端接電阻的阻值應(yīng)選擇100Ω。

圖2 差分線傳統(tǒng)端接方式

2.2 差分信號和共模信號

差分信號描述了差分傳輸線上一對反相信號的差值。但是現(xiàn)實環(huán)境中，差分傳輸線對上不可能存在一對嚴格反相的信號。事實上，由于構(gòu)成差分線的兩條單端傳輸線線長差引起的信號時延、差分線間的耦合、差分線受到的串擾、SSN等影響［10］，差分線上的信號組成成分變得復雜起來，信號不再嚴格反相。信號中也包含有許多同相分量。定義共模信號如下

其中V1，V2分別表示兩條單端傳輸線與返回路徑之間的電壓信號。對應(yīng)地，可以定義差分信號如下

由式 (1)、(2)可知，單端傳輸線上的實際信號可以表示為差分信號和共模信號的組合，表述如下

通過式 (3)、(4)可知，單端傳輸線上的信號同時包含有共模分量和差分分量。故可視共模信號和差分信號在單端傳輸線上獨立傳播。進一步地，差分傳輸線上的共模信號和差分信號也可視作獨立傳播，并且各自受到的阻抗也獨立存在。

2.3 共模信號的端接

由于共模信號的存在，在端接電阻時，除了匹配差分阻抗外，還應(yīng)匹配共模阻抗以阻止共模信號在電路間振蕩。對于大間距小耦合的差分線，傳統(tǒng)端接方法對共模信號的端接依然有效，共模阻抗可以看做是在傳輸共模信號的模態(tài)下兩條傳輸線各自特性阻抗的并聯(lián)。圖2所示的傳統(tǒng)端接方法，端接電阻R0亦可被看做兩個電阻R1和R2的串聯(lián)，如圖3所示，每個電阻阻值相當于圖2中端接電阻R0的一半。共模端接的等效阻抗可以視作R1與R2的并聯(lián)，即共模端接阻抗R12=R1/2=R2/2=R0/4=25Ω。

圖3 差分線傳統(tǒng)端接方式的共模等效端接

然而由于差分線的間距較近，差分線之間存在耦合，造成差分線中每個單端傳輸線在差分模態(tài)和共模模態(tài)下的特性阻抗發(fā)生了變化。其變化趨勢為，差分模態(tài)下單端傳輸線的特性阻抗Z0-diff減小，共模模態(tài)下單端傳輸線的特性阻抗Z0-comm增大。使用二維場求解器仿真軟件Ansoft軟件，可精確求解出耦合時單端差分線的Z0-diff和Z0-comm。本課題中DDR3時鐘信號的單端線寬為8mil，PCB材質(zhì)為FR4，邊沿線距為8mil，特性阻抗Z0=50Ω。使用Ansoft的SI2D求解得到，Z0-diff=46.1Ω，Z0-comm=56Ω。根據(jù)串并聯(lián)法則，緊耦合時差分線對的差分阻抗Zdiff=2×Z0-diff=2×46.1=92.2Ω，共模阻抗為Zcomm=Z0-comm/2=28Ω。

為徹底端接共模信號，采用T型端接方法，見圖4。

圖4 差分線T型端接方式

其中兩個R0串聯(lián)用以端接差分阻抗，兩個R0并聯(lián)后與R1的串聯(lián)等效電阻用以端接共模阻抗。其中R0、R1取值遵循以下公式［11］

由于R1通常較小，差分驅(qū)動器的輸出直流電流通常較大，典型差分驅(qū)動器對較低的直流電阻控制不足。為了從根本上端接共模信號，需要加入隔直電容C0，C0與端接電阻形成了一節(jié)RC振蕩回路，諧振點應(yīng)遠離信號的上升沿最高頻率，故C0的選擇遵循下列公式

式 (7)、(8)中，RT為信號上升沿時長。

2.4 仿真結(jié)果

選用明導公司的信號完整性和電源完整性設(shè)計軟件Hyperlynx對DDR3時鐘差分信號的端接進行仿真。圖5所示為差分線傳統(tǒng)端接和T型端接下的信號仿真。對比圖5中(a)和 (b)可以看出，傳統(tǒng)端接由于共模信號的反射影響，單端信號和整體差分信號電平出現(xiàn)偏移。而采用T型端接，共模信號被完全端接，信號電平穩(wěn)定。這表明，選取適當阻值的電阻和電容進行T型端接，對差分線共模信號的端接有明顯作用，提高了差分線的共模抑制比，以減少共模信號對相鄰其他信號的串擾、EMI等。

圖5 差分線傳統(tǒng)端接和T型端接仿真波形

3 多片DDR3的拓撲結(jié)構(gòu)分析及仿真優(yōu)化

3.1 拓撲結(jié)構(gòu)分析

DDR3采用典型的同步并行總線，其接口信號類型包括數(shù)據(jù)信號，地址、命令、控制信號以及時鐘信號。其中數(shù)據(jù)信號 (DQ，DQS，DM等)一般采用點對點的互聯(lián)結(jié)構(gòu)，故其互聯(lián)方式不需采用任何拓撲結(jié)構(gòu)。點對點互聯(lián)中，通過計算傳輸線的特性阻抗、調(diào)整并行總線間距、提取芯片封裝模型和傳輸線S參數(shù)模型的方法可以實現(xiàn)阻抗匹配，進而保證信號完整性。對于地址、命令、控制、時鐘信號組，存在多點互聯(lián)形式，即CPU的一個信號接口對應(yīng)連接多個DDR3顆粒芯片接口，需要選擇一個合適的拓撲結(jié)構(gòu)來保證信號完整性。常見的DDR3拓撲結(jié)構(gòu)有樹型拓撲、菊花鏈型拓撲、Fly-By拓撲等［11］。

表1 Fly-By拓撲結(jié)構(gòu)的優(yōu)缺點

Fly-By拓撲結(jié)構(gòu)是一種特殊的菊花鏈，該結(jié)構(gòu)拓撲結(jié)構(gòu)相對簡單，端接器件少，連線長度較短，是一種性能良好的拓撲結(jié)構(gòu)［12］，JEDEC建議 DDR3使用 Fly-By拓撲結(jié)構(gòu)。表1所示為Fly-By拓撲結(jié)構(gòu)的主要優(yōu)缺點。

由于地址、時鐘、命令和控制信號到達各個內(nèi)存芯片存在時延，而數(shù)據(jù)信號 (DQ，DQS，DM等)采用點對點互聯(lián)。為確保點到點互聯(lián)信號與它們相應(yīng)的多點互聯(lián)地址信號在接收端同步，DDR3內(nèi)存設(shè)計標準中引入寫平衡(Write Leveling)機制，圖6為寫平衡機制下DQS信號時序調(diào)整圖。通過DDR3控制器調(diào)節(jié)每組位線時序來補償這個時延。其中，DRAM提供反饋信號，由控制器調(diào)整DQS和CK的相位關(guān)系，控制器調(diào)整DQS延時，并發(fā)送DQS信號。DRAM對CK和DQS比較，如果信號為同相，則命令輸出DQ=1，否則DQ=0。

圖6 Write Leveling機制下的時延補償調(diào)節(jié)

3.2 前仿真

拓撲結(jié)構(gòu)的仿真采用前仿真和后仿真相結(jié)合的方法。仿真軟件選用Hyperlynx。首先使用Linesim設(shè)計出CPU與四片內(nèi)存顆?；ヂ?lián)的拓撲圖，根據(jù)文獻［2］中互聯(lián)約束條件對仿真參數(shù)進行設(shè)置。由于控制信號、地址信號和命令信號的布線規(guī)則基本相同，故只需選擇其中一個信號網(wǎng)絡(luò)進行仿真即可驗證拓撲結(jié)構(gòu)的可用性。圖7為龍芯3A地址總線端口DDR_A0和四片DDR3的A0端口互聯(lián)的Fly-By拓撲結(jié)構(gòu)。傳輸線類型選擇微帶線，特性阻抗58.4Ω，末端端接電阻亦為58.4Ω，最大線長為3500mil，時延長度為500mil。仿真結(jié)果如圖8所示。

表2 前仿真測量結(jié)果統(tǒng)計

仿真結(jié)果顯示，4個信號到達的時延最大值不超過90ns，完全符合JESD79－3C設(shè)計要求。圖8中可以看出，U2.1接口處測量信號在第二個波形周期處出現(xiàn)明顯過沖。表2統(tǒng)計結(jié)果顯示，過沖值為189.3mV，U3.1、U4.1和U5.1接口信號波形過沖以此遞減，U5.1波形最佳，過沖最大不超過33.2mV，這表明與CPU距離較遠的內(nèi)存顆粒端口處信號質(zhì)量好于距CPU較近的內(nèi)存顆粒。其原因在于后方內(nèi)存顆粒芯片的接口本身具有輸入阻抗，產(chǎn)生的反射會對前方芯片接口的信號產(chǎn)生不良影響。

3.3 PCB設(shè)計及后仿真

PCB布線設(shè)計中，CPU與DDR3間的互聯(lián)遵照前仿真拓撲結(jié)構(gòu)中的相關(guān)數(shù)據(jù)進行設(shè)計。同時，對CPU和DDR3之間的不同網(wǎng)絡(luò)組進行等長約束。將設(shè)計完成的PCD版圖導入HyperLynx，使用Boardsim對PCB進行布線后仿真［12］。由于龍芯3A采用BGA封裝，互聯(lián)線網(wǎng)絡(luò)中必然會出現(xiàn)過孔。同時，由于布線規(guī)模較大，布線密度較高，PCB疊層較多，勢必會產(chǎn)生串擾、EMI等現(xiàn)象。故板后仿真中可以酌情將上述干擾因素考慮在內(nèi)。使用Boardsim導入原理圖，選擇和前仿真相同的互聯(lián)網(wǎng)絡(luò)，選用HyperLynx自帶的過孔模型，串擾值選擇50mV，仿真眼圖如圖8所示。仿真結(jié)果測量數(shù)據(jù)見表3。對比表2與表3，可以看出由于PCB走線、過孔和串擾等因素對信號過沖惡化貢獻較大。四個信號抖動值和眼寬比較穩(wěn)定，眼高變化反映了遠端內(nèi)存顆粒信號質(zhì)量較近端有明顯提高。

圖9 板后仿真眼

表3 后仿真測量結(jié)果統(tǒng)計

本仿真實驗，仿真環(huán)境設(shè)置較為全面，但仍然屬于理想狀況，如若考慮其他因素諸如SSN、地反彈和傳輸線損耗等因素，信號會發(fā)生進一步失真和畸變。需要進一步優(yōu)化信號完整性和電源完整性，以滿足接收端口信號閾值的要求和時序容差的要求。諸如減少過孔，優(yōu)化拓撲結(jié)構(gòu)，嚴格控制多平行網(wǎng)絡(luò)的串擾，關(guān)鍵網(wǎng)絡(luò)合理端接等等。

4 結(jié)束語

本文以某型自研計算系統(tǒng)為應(yīng)用背景，針對主控芯片和DDR3內(nèi)存顆粒之間的互聯(lián)設(shè)計，介紹了一套全面的信號完整性仿真分析和優(yōu)化方法。通過分析IBIS模型中關(guān)鍵數(shù)據(jù)的制約關(guān)系，快速驗證了IBIS模型文件是否準確可用。通過仿真，對比了針對差分信號的傳統(tǒng)端接方法和T型端接方法，仿真結(jié)果表明T型端接提高了差分線的共模抑制比。通過前仿真和后仿真結(jié)合的方法分析驗證了Fly-By拓撲結(jié)構(gòu)的時序和各接收端信號質(zhì)量。上述方法和仿真結(jié)論對基于DDR3的系統(tǒng)互聯(lián)設(shè)計以及其他高速電路設(shè)計具有指導意義和參考價值。

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