一種可變位速率的位同步器的設(shè)計(jì)與仿真

江火平

（西北工業(yè)大學(xué) 明德學(xué)院，陜西 西安 710016）

位同步是在數(shù)字通信系統(tǒng)接收端提取碼元定時(shí)的過程[1]。位同步是數(shù)字通信系統(tǒng)接收端的關(guān)鍵技術(shù)，它是正確采樣判決的基礎(chǔ)。它的正確性直接影響到接收機(jī)的性能。位同步要求定時(shí)脈沖的頻率和相位分別等于位速率和不同判決準(zhǔn)則下的要求 （碼元結(jié)束時(shí)刻、碼元中間或者其他時(shí)刻）。一般情況下，位同步脈沖的相位在碼元中間。

實(shí)現(xiàn)碼同步信息的方法通常有插入導(dǎo)頻法和直接法兩大類[2]。目前，直接法的應(yīng)用范圍較廣。直接法是從接收的數(shù)字波形中提取它所攜帶的同步信息。它基本可分為兩種：一種是首先對(duì)接收到的基帶數(shù)據(jù)進(jìn)行某種非線性變換，使新得到的脈沖序列包含碼同步信號(hào)的頻率分量，然后用窄帶濾波器等提取碼同步信號(hào)；另一種是不對(duì)數(shù)據(jù)進(jìn)行非線性變換，直接利用數(shù)據(jù)流中碼元“0”、“1”之間的轉(zhuǎn)換來恢復(fù)碼同步信號(hào)。

目前，遙測(cè)體制主要是采用傳統(tǒng)的PCM/FM技術(shù)。隨著實(shí)際的需求，遙測(cè)系統(tǒng)的碼速率日益提高。這就要求高碼速率的位同步器與之相適應(yīng)。如果每改變一種碼率而重新設(shè)計(jì)一種位同步器的話，這將嚴(yán)重增加開發(fā)成本。特別是在系統(tǒng)設(shè)計(jì)階段，需要經(jīng)常修改碼速率來碼組不同的需求。

本文所提的位同步器是采用數(shù)字頻率合成器（DDS）和鎖相環(huán)（PLL）的技術(shù)實(shí)現(xiàn)不同碼速率的位同步，它具有良好的實(shí)用性和可實(shí)現(xiàn)性。

1 位同步器原理

1.1 數(shù)字鎖相環(huán)位同步器

數(shù)字鎖相環(huán)[3]（DPLL）位同步器具有體積小，成本低，可靠性高等優(yōu)點(diǎn)，避免了模擬器件所固有的溫漂、VCO非線性、器件易飽和等缺點(diǎn)，因而在同步數(shù)字通信系統(tǒng)中得到廣泛的應(yīng)用。

圖1給出了數(shù)字鎖相環(huán)位同步器原理框圖[2]。這種技術(shù)現(xiàn)在已廣泛應(yīng)用于固定碼速率的遙測(cè)系統(tǒng)中。它主要由高穩(wěn)定度晶振、分頻器、相位比較器、序列濾波器和控制器組成。其中，相位比較器是用來比較接收碼元和本地產(chǎn)生的位同步信號(hào)的相位，相位誤差信號(hào)超過要求時(shí)，產(chǎn)生超前或滯后脈沖，用以調(diào)整位同步信號(hào)的相位，直至滿足精度要求。序列濾波器是用來降低實(shí)際電路中的噪聲和干擾對(duì)位同步器的影響。它在提高位同步可靠性的同時(shí)，也延長(zhǎng)了同步建立時(shí)間。在理想情況下，位同步器不使用序列濾波器，用超前或滯后脈沖分別代替減脈沖或加脈沖?？刂破饔脕碚{(diào)整分頻器的輸入時(shí)鐘頻率，根據(jù)加脈沖或減脈沖指令來完成增加或減少一個(gè)時(shí)鐘。分頻器是對(duì)輸入時(shí)鐘進(jìn)行分頻，可用一個(gè)計(jì)數(shù)器來實(shí)現(xiàn)。但是，分頻數(shù)M通常是已知的，等于晶振時(shí)鐘和碼速率的比值。晶振時(shí)鐘是高穩(wěn)定度振蕩器產(chǎn)生的信號(hào)經(jīng)過整形后形成的周期性脈沖。

圖1 數(shù)字鎖相環(huán)位同步器原理圖Fig.1 Schematic diagram of digital phase-locked loop bit synchronizer

數(shù)字鎖相環(huán)是目前使用較多的一種技術(shù)，具有工作頻率高、寬帶、頻譜質(zhì)量好、控制靈活、體積小和成本低等優(yōu)點(diǎn)，但是其頻率分辨率低、頻率建立時(shí)間長(zhǎng)、相位噪聲性能較差和碼率適應(yīng)性差。

1.2 直接數(shù)字頻率合成器

直接數(shù)字頻率合成器[4]（DDS）技術(shù)是對(duì)于一個(gè)周期正弦波連續(xù)信號(hào)，以等量的相位間隔對(duì)其進(jìn)行相位和幅度抽樣，得到一個(gè)周期性的正弦信號(hào)的離散相位的幅度序列，并且對(duì)模擬幅度進(jìn)行量化，量化后的幅值采用相應(yīng)的數(shù)據(jù)編碼。這樣就把一個(gè)周期的正弦波連續(xù)信號(hào)轉(zhuǎn)換為一系列離散的二進(jìn)制數(shù)字量，然后把這些值存入只讀存儲(chǔ)器ROM中，每個(gè)存儲(chǔ)單元的地址即是相位取樣地址，存儲(chǔ)單元的內(nèi)容是已經(jīng)量化了的正弦波幅度。這樣的一個(gè)ROM就構(gòu)成了一個(gè)2π周期內(nèi)相位取樣相對(duì)應(yīng)的正弦函數(shù)表。對(duì)于一個(gè)連續(xù)的正弦波信號(hào)，其角頻率ω可以用相位斜率Δφ/Δt表示，即當(dāng)角頻率ω為一定值時(shí)，其相位斜率Δφ/Δt也是一個(gè)定值。此時(shí)，正弦波形信號(hào)的相位與時(shí)間成線性關(guān)系，即φ=ω/Δt。根據(jù)這一線性關(guān)系，在一定頻率的時(shí)鐘信號(hào)作用下，通過一個(gè)線性的計(jì)數(shù)時(shí)序發(fā)生器產(chǎn)生的取樣地址對(duì)已得到的正弦波形存儲(chǔ)器進(jìn)行掃描，進(jìn)而周期性地讀取波形存儲(chǔ)器中的數(shù)據(jù)，其輸出通過數(shù)模轉(zhuǎn)換器及低通濾波就可以合成一個(gè)完整的、具有一定頻率的正弦波信號(hào)。

DDS的基本原理框圖如圖2所示。它主要由晶振時(shí)鐘源、相位累加器、波形存儲(chǔ)器、數(shù)模轉(zhuǎn)換器、低通平滑濾波器組成。在參考時(shí)鐘的控制下，頻率控制字K通過相位累加器得到相應(yīng)的相位字，經(jīng)過波形存儲(chǔ)器進(jìn)行相位-幅度變換輸出不同的幅度編碼，再經(jīng)過數(shù)模變換器得到相應(yīng)的階梯波，最后經(jīng)低通濾波器對(duì)階梯波進(jìn)行平滑，即得到由頻率控制字K決定的連續(xù)變化的輸出波形。經(jīng)過DDS合成信號(hào)的頻率穩(wěn)定度和晶體振蕩器的穩(wěn)定度是一樣的。

圖2 DDS原理框圖Fig.2 Schematic diagram of direct digital synthesize

當(dāng)DDS正常工作時(shí)，在晶振時(shí)鐘源的控制下，相位累加器通過頻率控制字K來不斷地對(duì)該相位增量進(jìn)行線性累加，當(dāng)相位累加器計(jì)數(shù)量程時(shí)就會(huì)產(chǎn)生一次溢出，從而完成一個(gè)周期性的工作，這個(gè)工作周期即是DDS合成信號(hào)的一個(gè)頻率周期。DDS輸出信號(hào)波形的頻率和頻率分辨率可表示為：

其中，fout為輸出信號(hào)頻率，fmin為輸出信號(hào)分辨率，K為頻率控制字，N為相位累加器字長(zhǎng)，fc為晶振時(shí)鐘源的工作頻率。

由式（1）和（2）可知，DDS輸出信號(hào)的頻率fout主要取決于頻率控制字K。但是，fout并不是任意取值。由抽樣定理知，fout的最高輸出頻率不得大于fc/2。一般，實(shí)際工作時(shí)輸出頻率小于fc/3較為合適。相位累加器字長(zhǎng)N決定DDS的頻率分辨率。同時(shí)當(dāng)N增大時(shí)，DDS輸出頻率的分辨率也越高。

DDS采用全數(shù)字化結(jié)構(gòu)，具有頻率轉(zhuǎn)換時(shí)間短、頻率分辨率高、相位噪聲低等許多優(yōu)點(diǎn)。但DDS有2個(gè)明顯的不足限制了其進(jìn)一步的應(yīng)用：一是合成頻率較低；二是輸出頻率雜散分量較大，頻譜純度不如鎖相環(huán)合成器PLL。

2 可變碼率位同步器

隨著計(jì)算機(jī)技術(shù)和遙測(cè)技術(shù)的快速發(fā)展，固定碼速率的碼同步器已不能適應(yīng)這種需要，它要求碼同步器的碼速率可以任意設(shè)置并且連續(xù)可變，能適應(yīng)多種輸入碼型，并能輸出多種碼型，以適應(yīng)不同場(chǎng)合的遙測(cè)系統(tǒng)及功能要求。

DDS是一種全數(shù)字的開環(huán)系統(tǒng)，而PLL是一種閉環(huán)系統(tǒng)。它們是兩種不同的頻率合成技術(shù)，不可互相替代，只能互相補(bǔ)充，本文采用將二者結(jié)合的辦法，構(gòu)成DDS和PLL組合系統(tǒng)，滿足不同碼速率的遙測(cè)系統(tǒng)的需求。

2.1 原理框圖

圖3給出了可變碼率同步器原理框圖。它具有DDS和PLL的優(yōu)點(diǎn)。實(shí)際遙測(cè)系統(tǒng)的碼速率與頻率控制字K存在一一對(duì)應(yīng)關(guān)系。在改變碼速率時(shí)，只需改變頻率控制字K即可。

圖3 可變碼率位同步器原理框圖Fig.3 Schematic diagram of variable bit rate bit synchronizer

2.2 FPGA實(shí)現(xiàn)

可變碼率位同步器的FPGA實(shí)現(xiàn)框圖[5]如圖4所示。位同步輸出時(shí)鐘有兩個(gè)時(shí)鐘信號(hào)，分別是與碼元完全同步的Clk0和與碼元相差180°的Clk180。當(dāng)同步時(shí)鐘與碼元信號(hào)的相位誤差小于DDS的分辨率時(shí)，位同步器將認(rèn)為是完全同步。因此，實(shí)際遙測(cè)接收系統(tǒng)中最好用與碼元相差180°的時(shí)鐘來采樣，這樣能確保采樣的正確性。

圖4 可變碼率位同步器的FPGA實(shí)現(xiàn)框圖Fig.4 Realization diagram of variable bit rate bit synchronizer using FPGA

3 仿真結(jié)果

圖5和圖6給出了不同碼率情況下的位同步器仿真圖。仿真條件為：Verilog程序[5]，Modelsim6.5軟件，晶振時(shí)鐘源頻率為fc＝100 MHz，分別對(duì)碼率為2 Mb/s和10 Mb/s的遙測(cè)系統(tǒng)[6]進(jìn)行仿真。

圖5 2Mb/s碼同步器仿真圖Fig.5 Simulation figure of synchronizer with 2Mb/s bit rate

圖6 10Mb/s碼率仿真圖Fig.6 Simulation figure of synchronizer with 2Mb/s bit rate

由圖5和圖6可以看出，位同步器可以實(shí)現(xiàn)不同碼率的位同步功能，在不同碼率之間只需改變頻率控制字即可。仿真結(jié)果表明，由DDS和PLL組合成的位同步器具有很高的穩(wěn)定性和可實(shí)現(xiàn)性。

4 結(jié) 論

采用DDS和PLL實(shí)現(xiàn)的位同步器可以適應(yīng)不同碼速率的遙測(cè)系統(tǒng)的需求，這將大大降低開發(fā)成本。同時(shí)，這種位同步器可以直接通過FPGA實(shí)現(xiàn)，采用全數(shù)字軟件實(shí)現(xiàn)，可靠性高。另外，只需通過改變輸入的頻率控制字就可改變所需位時(shí)鐘頻率，具有易操作性。

[1]季仲梅，楊洪生，王大鳴.通信中的同步技術(shù)及應(yīng)用[M].北京：清華大學(xué)出版社，2008.

[2]樊昌信，張甫翊，徐炳祥.通信原理[M].5版.北京：國防大學(xué)出版社，2006.

[3]Floyd M.Gardner.鎖相環(huán)技術(shù)[M].3版.姚劍清，譯.北京：人民郵電出版社，2007.

[4]曾菊容.基于FPGA和DDS技術(shù)的任意波形發(fā)生器設(shè)計(jì)[J].現(xiàn)代電子技術(shù)，2010（24）：98－100.ZENG Ju-rong.Design of random waveform generator based on FPGAand DDS technique[J].Modern Electronic Technology，2010（24）：98－100.

[5]周潤(rùn)景，蘇良碧.基于Quartus II的數(shù)字系統(tǒng)Verilog HDL設(shè)計(jì)實(shí)例詳解[M].北京：電子工業(yè)出版社，2010.

[6]李英麗，劉春亭.空空導(dǎo)彈遙測(cè)系統(tǒng)設(shè)計(jì)[M].北京：國防工業(yè)出版社，2006.