架構(gòu)創(chuàng)新持續(xù)提升FPGA的性能與功耗水準

王瑩

先進工藝還需配合好架構(gòu)

問：為什么20nm時會出現(xiàn)UltraScale架構(gòu)呢？湯立人：工藝非常重要，但也不是全部。如果要達到一定的性能和功耗，還需要架構(gòu)創(chuàng)新。如果僅僅提升制程工藝，其他不變的話，就達不到較高的性能和功耗水準。

問：UltraScale為什么稱為ASIC級？會帶來哪些優(yōu)勢？

湯立人：可編程在功耗和性能方面是有代價的。ASIC雖然是不可編程的，但許多地方可以直接連接，效率提高。因此，就像解決交通堵塞問題一樣，過去，有限的道路導致主線堵塞，現(xiàn)在通過高速路實現(xiàn)智能交通流。UltraScale架構(gòu)不僅可以解決系統(tǒng)總吞吐量擴展和時延方面的局限性，而且還能直接突破高級節(jié)點上的頭號系統(tǒng)性能瓶頸——互連問題。UltraScale在布線、類似ASIC的時鐘分布、增加CLB邏輯、控制集功能以及關(guān)鍵路徑優(yōu)化方面具有明顯的優(yōu)勢。

不僅如此，UltraScale架構(gòu)在完全可編程架構(gòu)中應(yīng)用了尖端的ASIC技術(shù)，能從20nm平面FET擴展至未來的16nm鰭式FET甚至更先進的技術(shù)，并可從單芯片電路擴展為3DIC。

滿足高帶寬應(yīng)用

問：UltraScale架構(gòu)的目標應(yīng)用是什么？

湯立人：基于UltraScale架構(gòu)的FPGA將支持新一代智能系統(tǒng)，滿足其新的高性能架構(gòu)要求，這些應(yīng)用包括：帶智能包處理和流量管理功能的400G

OTN：帶智能波束形成功能的4X4混合模式LTE和WCDMA無線電：帶智能圖像增強與識別功能的4K2K禾H8K顯示屏；用于智能監(jiān)視與偵查（IsR）的最高性能系統(tǒng)：數(shù)據(jù)中心使用的高性能計算應(yīng)用等。

問：UltraScale架構(gòu)如何應(yīng)對海量數(shù)據(jù)流挑戰(zhàn)？

湯立人：時鐘方面，UltraScale架構(gòu)通過解決時鐘歪斜、大量總線布局以及系統(tǒng)功耗管理等相基礎(chǔ)問題，實現(xiàn)高的新一代系統(tǒng)速率，有效應(yīng)對海量數(shù)據(jù)流挑戰(zhàn)。憑借UltraScale類似于ASIC的多區(qū)域時鐘功能，設(shè)計人員可以將系統(tǒng)級時鐘放置在最佳位置（幾乎可以是芯片上的任何位置），使系統(tǒng)級時鐘歪斜大幅降低達50%。

·布線方面，UltraScale互連架構(gòu)與Vivado軟件工具進行了協(xié)同優(yōu)化，在可編程邏輯布線方面取得了真正的突破。賽靈思將精力重點放在了解和滿足新一代應(yīng)用對于海量數(shù)據(jù)流、多Gb智能包處理、多Tb吞吐量以及低時延方面的要求。通過分析我們得出一個結(jié)論，那就是在這些數(shù)據(jù)速率下，互連問題已成為影響系統(tǒng)性能的頭號瓶頸。UltraScale布線架構(gòu)從根本上消除了布線擁塞問題。結(jié)論很簡單：只要設(shè)計合適，布局布線就沒有問題。

·功耗方面，每代AllProgrammable邏輯器件系列都能顯著降低系統(tǒng)級功耗，UltraScale架構(gòu)正是建立在這一傳統(tǒng)優(yōu)勢之上。低功耗半導體工藝以及通過芯片與軟件技術(shù)實現(xiàn)的寬范圍靜態(tài)與動態(tài)電源門控，可將系統(tǒng)總功耗降低至賽靈思的7系列FPGA（業(yè)界較低功耗的AllProgrammable器件）的一半。

問：賽靈思的堆疊硅片互連技術(shù)（SSIT）帶給UltraScale 3D IC的附加優(yōu)勢是什么？

湯立人：Virtex^@UltraScale和Kintex^@UhraScale系列產(chǎn)品中的連接功能資源數(shù)量以及第二代FPGAA：33D Ic架構(gòu)中的芯片間帶寬都實現(xiàn)了階梯式增長。布線與帶寬以及最新3D Ic寬存儲器優(yōu)化接口容量的大幅增加，能確保新一代應(yīng)用以極高的器件利用率實現(xiàn)目標性能。

UltraScale時間表

問：何時推出基于UltraScale架構(gòu)的FPGA？

湯立人：支持UltraScale架構(gòu)FPGA的Vivado設(shè)計套件早期評估beta版已于2013年1季度向客戶發(fā)布。首批UltraScale器件將于2013年4季度推出。

問：16nm產(chǎn)品何時推出？

湯立人：隨著臺積電加快開發(fā)進度，計劃將于2013年晚些時候提供16nmFinFET測試芯片，并在2014年推出首批產(chǎn)品。

問：為什么賽靈思使用“UltraScale”，而不是沿用8系列命名規(guī)則？

湯立人：UltraScale架構(gòu)代表了PLD行業(yè)的轉(zhuǎn)折點。采用新工藝節(jié)點制造的產(chǎn)品將延伸賽靈思的整體產(chǎn)品系列。對于PLD市場，系列編號的增加過去常常代表要向下一個技術(shù)節(jié)點遷移。UltraScale架構(gòu)跨越多個技術(shù)節(jié)點。基于UltraScale架構(gòu)的器件與7系列器件將會并存。

問：Artix、Kintex和Virtex產(chǎn)品名稱會受到怎樣的影響？

湯立人：FPGA系列的名稱將繼續(xù)在UltraScale或以后的技術(shù)中沿用。Artix^@-7、Kintex-7和Virtex-7 FPGA系列的命名會保持不變。對于20nm和16nm工藝，相應(yīng)的器件命名方式為KintexUltraScale和VirtexUltraScale。

開發(fā)工具

問：與Vivado設(shè)計套件進行協(xié)同優(yōu)化的好處是什么？

湯立人：在引領(lǐng)28nrn技術(shù)的四年中，賽靈思開發(fā)出了新一代設(shè)計環(huán)境與工具套件，即Vivado設(shè)計套件。在20nm和16nm工藝技術(shù)方面，賽靈思繼續(xù)將FPGA、SoC和3D IC與新一代Vivado設(shè)計套件實現(xiàn)協(xié)同優(yōu)化。設(shè)計人員通過工具、器件和IP的同步構(gòu)建與優(yōu)化，可在挖掘芯片最大價值和性能的同時縮短設(shè)計與實現(xiàn)流程。