基于PI控制的全數(shù)字鎖相環(huán)設(shè)計(jì)

蔣小軍　單長虹　原華　盛臻

摘 要：針對以往全數(shù)字鎖相環(huán)研究中所存在電路結(jié)構(gòu)復(fù)雜、設(shè)計(jì)難度較大和系統(tǒng)性能欠佳等問題，提出了一種實(shí)現(xiàn)全數(shù)字鎖相環(huán)的新方法。該鎖相環(huán)以數(shù)字比例積分控制的設(shè)計(jì)結(jié)構(gòu)取代了傳統(tǒng)的一些數(shù)字環(huán)路濾波控制方法。應(yīng)用EDA技術(shù)完成系統(tǒng)設(shè)計(jì)，并進(jìn)行計(jì)算機(jī)仿真。仿真結(jié)果表明：在一定的頻率范圍內(nèi)，該鎖相環(huán)鎖定時間最長小于15個輸入信號周期，相位抖動小于輸出信號周期的5%，且具有電路結(jié)構(gòu)簡單、環(huán)路性能好和易于集成的特點(diǎn)。

關(guān)鍵詞：比列積分控制； 全數(shù)字鎖相環(huán)； 超高速集成電路硬件描述語言； 現(xiàn)場可編程門陣列

中圖分類號：TN402?34 文獻(xiàn)標(biāo)識碼：A 文章編號：1004?373X（2013）02?0141?03

鎖相環(huán)在通信、無線電電子學(xué)和自動控制等領(lǐng)域得到了極為廣泛的應(yīng)用，它已成為各類電子系統(tǒng)中一個十分重要的部件。由于全數(shù)字鎖相環(huán)（ADPLL）消除了模擬鎖相環(huán)中壓控振蕩器（VCO）的非線性，鑒相器不精確，部件易飽和以及高階環(huán)不穩(wěn)定等特點(diǎn)，而其本身又具有參數(shù)穩(wěn)定、可靠性高、易于集成的特點(diǎn)[1?2]，因此，ADPLL得到了越來越多的應(yīng)用。傳統(tǒng)的數(shù)字鎖相環(huán)系統(tǒng)是希望通過采用具有低通特性的環(huán)路濾波器，獲得穩(wěn)定的振蕩控制數(shù)據(jù)。對于數(shù)字濾波器采用基于DSP的運(yùn)算電路的全數(shù)字鎖相環(huán)[3]，當(dāng)環(huán)路帶寬很窄時，環(huán)路濾波器的實(shí)現(xiàn)將需要很大的電路量，這給專用集成電路的應(yīng)用和片上系統(tǒng)SoC（System on Chip）的設(shè)計(jì)帶來一定困難。另一種類型的全數(shù)字鎖相環(huán)是采用脈沖序列低通濾波計(jì)數(shù)電路作為環(huán)路濾波器，如隨機(jī)徘徊序列濾波器、先N后M序列濾波器等[1，4]。這些電路通過對鑒相器模塊產(chǎn)生的相位誤差脈沖進(jìn)行計(jì)數(shù)運(yùn)算，獲得可控振蕩器模塊的振蕩控制參數(shù)。由于脈沖序列低通濾波計(jì)數(shù)方法是一個比較復(fù)雜的非線性處理過程，難以進(jìn)行線性近似。因此，無法采用系統(tǒng)傳遞函數(shù)的分析方法確定鎖相環(huán)的設(shè)計(jì)參數(shù)，不能實(shí)現(xiàn)對全數(shù)字鎖相環(huán)性能指標(biāo)的解耦控制和分析，無法滿足較高的應(yīng)用要求。

針對上述全數(shù)字鎖相環(huán)存在的問題，本文提出了采用具有比例積分特性的數(shù)字控制方法來實(shí)現(xiàn)環(huán)路濾波的全數(shù)字鎖相環(huán)。整個系統(tǒng)采用VHDL語言編程設(shè)計(jì)，使用QuartusⅡ軟件對系統(tǒng)設(shè)計(jì)進(jìn)行編譯和仿真驗(yàn)證，給出了計(jì)算機(jī)的仿真結(jié)果。

1 全數(shù)字鎖相環(huán)的結(jié)構(gòu)及工作原理

基于比例積分控制算法的二階全數(shù)字鎖相環(huán)的系統(tǒng)結(jié)構(gòu)，如圖1所示[1，5]。該系統(tǒng)由數(shù)字鑒相器（PhaseFrequency Detector，PFD）、數(shù)字環(huán)路濾波器（Digital Loop Filter，DLF）和數(shù)控振蕩器（Digitally Controlled Oscillator，DCO）三個部分組成。數(shù)字鑒相器由雙D觸發(fā)器、RS鎖存器和與非門構(gòu)成，電路原理圖如圖2所示[1]。此數(shù)字鑒相器具有鑒頻功能和鑒相功能，其線性鑒相范圍是[±2π]。當(dāng)兩個輸入信號的頻率相等時，其輸出為兩輸入信號之間的相位差；當(dāng)兩個輸入信號的頻率不等時，其輸出為兩輸入信號之間的頻率差。因此，在數(shù)字鎖相環(huán)路中使用這種鑒相器，對頻率捕捉是非常有利的。在環(huán)路鎖定之前，鑒相器起鑒頻器的作用，使DCO的頻率向輸入信號頻率靠近。環(huán)路鎖定之后，鑒相器的輸出正比于兩輸入信號之間的相位差，保持環(huán)路鎖定。

數(shù)字環(huán)路濾波器的主要作用是抑制噪聲及高頻分量，并且控制環(huán)路相位校正的速度與精度。其工作原理是對鑒相器輸出的相位誤差經(jīng)一階積分環(huán)節(jié)和比列環(huán)節(jié)調(diào)節(jié)后，分別產(chǎn)生積分控制參數(shù)NP和比例控制參數(shù)NI，然后取出這兩個控制參數(shù)之和作為數(shù)控振蕩器的控制參數(shù)[6?7]。為了使DLP輸出的控制碼組在同一瞬間并行送入DCO，在這兩個環(huán)路部件之間接入一緩沖寄存器。數(shù)字鑒相器送來的頻率/相位誤差序列分別作為周期性歸零可逆計(jì)數(shù)器和不歸零可逆計(jì)數(shù)器的時鐘輸入端。周期性歸零可逆計(jì)數(shù)器是每周期計(jì)數(shù)值輸出的同時被清零一次，不歸零可逆計(jì)數(shù)器是一直計(jì)數(shù)而不被清零。兩個可逆計(jì)數(shù)器的計(jì)數(shù)方向控制信號是由數(shù)字鑒相器送來本地估算信號導(dǎo)前或滯后于輸入信號的標(biāo)志信號。不歸零可逆計(jì)數(shù)器相當(dāng)于一個理想積分環(huán)節(jié)，而周期性歸零的可逆計(jì)數(shù)器相當(dāng)于比例環(huán)節(jié)。數(shù)控振蕩器由全加器和寄存器構(gòu)成的累加器組成[8?10]。若累加器位長為N，則低位輸入端NL接DLF的控制碼組G，高位NH接DCO自由振蕩頻率f0的控制碼組C（該參數(shù)可由設(shè)計(jì)者設(shè)定）。當(dāng)控制碼組G均為‘0時，DCO輸出端最高位AN的輸出信號的頻率便是DCO的自由振蕩頻率f0。在環(huán)路鎖定過程中，控制碼組G不是全為零，此時累加器的累加結(jié)果將進(jìn)位而改變累加器的分頻系數(shù)，從而改變DCO輸出信號的頻率，實(shí)現(xiàn)比例積分控制參數(shù)對本地估算信號的控制作用，最終達(dá)到鎖定的目的。

2 全數(shù)字鎖相環(huán)的設(shè)計(jì)和軟件仿真

依據(jù)圖1鎖相環(huán)系統(tǒng)的結(jié)構(gòu)，利用Altera公司的QuartusⅡ設(shè)計(jì)軟件，采用自頂向下的模塊化設(shè)計(jì)方法，用VHDL對全數(shù)字鎖相環(huán)的各個部件分別進(jìn)行編程設(shè)計(jì)，然后對該系統(tǒng)做綜合設(shè)計(jì)和仿真。最后，采用Altera公司的Cyclone系列的FPGA器件實(shí)現(xiàn)了鎖相環(huán)系統(tǒng)的硬件功能。圖3為QuartusⅡ軟件設(shè)計(jì)的基于PI控制的二階全數(shù)字鎖相環(huán)的電路原理圖。此鎖相環(huán)電路原理圖由D觸發(fā)器、雙D觸發(fā)器鑒相器（FPD）、數(shù)字環(huán)路濾波器（DLF）、數(shù)控振蕩器（DCO）和鎖定檢測模塊組成。D觸發(fā)器起到延時作用，使得輸入信號與DCO的輸出信號同步[9]。FPD的作用是比較輸入與輸出矩形信號的前沿，并產(chǎn)生超前/滯后的標(biāo)志信號和頻率/相位誤差序列。DLF中的周期性歸零可逆計(jì)數(shù)器和不歸零可逆計(jì)數(shù)器根據(jù)頻率/相位誤差序列生成比例積分控制信號，即DCO的低位控制字。DCO可根據(jù)高位控制字和低位控制字的變化自動調(diào)節(jié)其輸出信號的頻率。鎖定檢測模塊根據(jù)頻率/相位誤差來判定系統(tǒng)是否已經(jīng)鎖定，并發(fā)出相應(yīng)的鎖定標(biāo)志信號。本鎖相環(huán)系統(tǒng)的設(shè)計(jì)參數(shù)如下：DLF內(nèi)周期性歸零可逆計(jì)數(shù)器和不歸零可逆計(jì)數(shù)器的位長為14位；DCO中累加器的位長為28位，系統(tǒng)高速時鐘頻率clkin為1.25 MHz，比例積分控制碼組G的字長為14位，自由振蕩頻率f0控制碼組C的字長為14位。圖4為輸入信號F_ref=1.28 kHz的時序仿真圖，鎖頻時間T=10.62 ms。圖5為輸入信號F_ref=2.5 kHz的時序仿真圖，鎖頻時間T=5.43 ms。

參考文獻(xiàn)

[1] 胡華春，石玉.數(shù)字鎖相環(huán)路原理與應(yīng)用[M].上海：上?？萍汲霭嫔?，1990.

[2] BEST R E.Phaselocked loops design， simulation， and applications [M]. 5th Edition. 北京：清華大學(xué)出版社，2007.

[3] 李金剛，陳建洪，鐘彥儒.基于DSP感應(yīng)加熱電源頻率跟蹤控制的實(shí)現(xiàn)[J].電力電子技術(shù)，2003，37（4）：31?37.

[4] 單長虹，鄧國揚(yáng).一種新型快速全數(shù)字鎖相環(huán)的研究[J].系統(tǒng)仿真學(xué)報，2003，15（4）：581?583.

[5] 單長虹，王彥，陳文光，等.基于FPGA的高階全數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)[J].電路與系統(tǒng)學(xué)報，2005，10（3）：76?79.

[6] 龐浩，俎云霄，王贊基.一種新型的全數(shù)字鎖相環(huán)的研究[J].中國電機(jī)工程學(xué)報，2003，23（2）：37?41.

[7] CHAU Y A， CHEN Chenfeng， TSAI KwnDai. Design and analysis of adaptive?bandwidth all digital phaselocked loop [C]// Proceedings of 2007 International Symposium on Intelligent Signal Processing and Communication Systems. Xiamen， China： ISISPCS， 2007： 68?71.

[8] XU Liangge， SASKA Lindfors. A highspeed variable phase accumulator for an ADPLL architecture [C]// International Symposium on Circuits and Systems. Seattle： ISCAS， 2008： 1736?1739.

[9] STASZEWSKI R B， BALSARA P T. Phasedomain alldigital phaselocked loop [J]. IEEE Trans. on Circuits and SystemsⅡ， 2005， 52（3）： 159?163.

[10] STASZEWSKI R B， LEIPOLD D， MUHAMMAD K， et al. Digitally controlled oscillator （DCO）based architecture for RF frequency synthesis in a deepsubmitcrometer CMOS process [J]. IEEE Trans. on Circuits and System Ⅱ， 2003， 50（11）： 815?828.