基于FPGA的多道脈沖幅度分析器設(shè)計(jì)

焦 波，武 麗，楊 民，楊 露

(1.西南科技大學(xué) 信息工程學(xué)院,四川 綿陽 621010；2.中國工程物理研究院,四川 綿陽 621900)

核能譜的獲取在核物理研究、射線探測和核技術(shù)應(yīng)用領(lǐng)域意義深遠(yuǎn)。核譜儀的核心技術(shù)是多道脈沖幅度分析技術(shù)，核輻射測量中，入射粒子的能量與核探測器輸出的電壓脈沖信號(hào)幅度成正比關(guān)系，測量脈沖信號(hào)的幅度就能得到核輻射能量。同時(shí),隨著高速、高分辨率的ADC器件、數(shù)字信號(hào)處理器、可編程現(xiàn)場陣列技術(shù)的快速發(fā)展，對(duì)脈沖幅度進(jìn)行有效的提取和分析已經(jīng)成為現(xiàn)實(shí)。

現(xiàn)有的數(shù)字型脈沖幅度分析器一般是將輸入信號(hào)直接數(shù)字量化、存儲(chǔ)、傳輸，主要借助計(jì)算機(jī)軟件實(shí)現(xiàn)對(duì)脈沖信號(hào)的成形、堆積判別、運(yùn)算分析等功能，對(duì)采樣要求、存儲(chǔ)容量和傳輸速率要求非常高，脈沖通過率低。本文設(shè)計(jì)了基于FPGA的多道脈沖幅度分析器，能夠?qū)崿F(xiàn)對(duì)隨機(jī)、快速的核輻射電壓脈沖信號(hào)進(jìn)行濾波、成形、放大、模/數(shù)轉(zhuǎn)換、數(shù)字分析和能譜獲取。采用FPGA實(shí)現(xiàn)數(shù)字核信號(hào)的處理具有較強(qiáng)的靈活性、穩(wěn)定性和抗干擾性。該多道脈沖幅度分析器能廣泛應(yīng)用于核譜分析、射線探測、工業(yè)、醫(yī)療等領(lǐng)域。

1 系統(tǒng)方案設(shè)計(jì)

模擬式核譜儀主要以硬件電路方式實(shí)現(xiàn)核信號(hào)的放大成形、基線恢復(fù)、堆積判棄以及峰值保持等處理[1]；數(shù)字核譜儀以高速ADC為核心，主要利用數(shù)字信號(hào)處理器完成處理任務(wù)。本文結(jié)合模擬式核譜儀設(shè)計(jì)了濾波成形電路，從硬件上實(shí)現(xiàn)核信號(hào)的堆積判別、基線恢復(fù)和高斯成形，減少后續(xù)數(shù)字處理負(fù)擔(dān)[2]；同時(shí)兼顧數(shù)字核譜儀優(yōu)勢，摒棄采樣保持等電路，直接選擇高速ADC芯片實(shí)現(xiàn)數(shù)字量化。一方面，最大限度減小系統(tǒng)死機(jī)時(shí)間，提高脈沖通過率;另一方面，處理器無需做復(fù)雜的成形運(yùn)算，并盡可能高效地設(shè)計(jì)幅度提取算法。本文系統(tǒng)框圖如圖1所示。探測器檢測輸出的電壓脈沖信號(hào)經(jīng)過濾波成形模塊、程控放大模塊、A/D采集模塊實(shí)現(xiàn)模擬信號(hào)采集和量化；數(shù)字信號(hào)進(jìn)入FPGA處理器實(shí)現(xiàn)基線恢復(fù)、幅度提取、多道計(jì)數(shù)、存儲(chǔ)、通信等功能[3-7]，得到核輻射能量強(qiáng)度譜；最后將能譜信息通過UART串行接口傳輸?shù)絇C上位機(jī)能譜分析軟件，實(shí)現(xiàn)能譜的分析。

圖1 系統(tǒng)結(jié)構(gòu)框圖

2 信號(hào)采集與量化

核輻射能量通過核探測器檢出，核探測器常與前置放大器結(jié)合在一起，合稱“探頭”。測量條件和對(duì)象的不同使得探頭輸出信號(hào)幅度各異。為了使輸出信號(hào)能滿足后續(xù)信號(hào)采集與分析需求，信號(hào)調(diào)理部分需要設(shè)計(jì)增益可調(diào)的放大電路；同時(shí)模擬信號(hào)的數(shù)字量化是整個(gè)系統(tǒng)的基礎(chǔ)，是后續(xù)信號(hào)處理和信息提取的依據(jù)。本節(jié)重點(diǎn)介紹信號(hào)的程控放大和A/D轉(zhuǎn)換模塊的電路設(shè)計(jì)。

2.1 程控放大電路設(shè)計(jì)

為實(shí)現(xiàn)增益可調(diào)整的放大電路，本文選用由ADI公司推出的低噪聲、高帶寬且具有增益可調(diào)整功能的集成運(yùn)放AD603。其工作帶寬高達(dá)90 MHz，增益的調(diào)整與控制電壓成線性關(guān)系。電路設(shè)計(jì)如圖2所示，圖中采用兩片AD603級(jí)聯(lián)構(gòu)成兩級(jí)放大，都工作于高寬頻帶模式下，增益范圍為-10～+30 dB。設(shè)控制電壓為Vg,則Vg為 1腳與2腳端口電壓差值，差值范圍為-500 mV～+500 mV，通過調(diào)節(jié)1腳端口電壓值可實(shí)現(xiàn)增益調(diào)節(jié)。1腳端口電壓采用DAC輸出進(jìn)行控制，2腳端口電壓固定為DAC芯片內(nèi)部參考電壓Vref=1.024 V。數(shù)/模轉(zhuǎn)換器采用TI公司推出的小型、低功率、兩路電壓輸出型的12位數(shù)/模轉(zhuǎn)換器TLV5638，電壓輸出具有良好的線性關(guān)系，電路采用DAC芯片內(nèi)部參考電壓源Vref。

2.2 A/D采集電路設(shè)計(jì)

圖2 AD603放大電路

在多道脈沖幅度分析儀的設(shè)計(jì)中，數(shù)字量化誤差也是影響能量分辨率的重要因子。使用片外高速ADC芯片進(jìn)行數(shù)據(jù)采集，應(yīng)當(dāng)具備精準(zhǔn)的基準(zhǔn)電壓源，本文選用了一款較高精度的低壓差電源芯片LM4120-2.0提供2.048 V參考電壓Vref。ADC轉(zhuǎn)換器支持差分輸入方式，并且差動(dòng)模擬信號(hào)輸入時(shí)，轉(zhuǎn)換器在總諧波失真和無雜散動(dòng)態(tài)范圍方面都獲得最佳性能。本設(shè)計(jì)選用了ADI公司的高性能高速差分放大器AD8138進(jìn)行模擬信號(hào)的單端到差分的驅(qū)動(dòng)，該放大器模擬帶寬320 MHz，輸入阻抗高達(dá) 6 MΩ，可以直接與輸入信號(hào)相連而省略隔離放大器。

系統(tǒng)選擇AD9226作為多道分析儀的 ADC芯片。AD9226是ADI公司推出的高速、高分辨率的模/數(shù)轉(zhuǎn)換器，該芯片有良好的線性關(guān)系，采取單電源供電，具有12 bit精度,數(shù)據(jù)并行輸出,采樣頻率高達(dá) 65 MHz。芯片內(nèi)集成高性能的采樣保持放大器和參考基準(zhǔn)電壓源。AD9226采用多級(jí)差分流水結(jié)構(gòu)，帶有誤差校正功能，65 MS/s采樣率下能獲得精確的采樣數(shù)據(jù)。該電路設(shè)計(jì)如圖3所示。電路采用外部基準(zhǔn)電壓,采樣時(shí)鐘采用FPGA輸出的64 MHz時(shí)鐘，信號(hào)差動(dòng)輸入，直接二進(jìn)制碼輸出12 bit的轉(zhuǎn)換數(shù)據(jù)。選擇外部參考電壓源，滿量程值為Vref=2.048 V。

3 FPGA系統(tǒng)設(shè)計(jì)

本文采用FPGA作為數(shù)字信號(hào)處理的核心處理器，運(yùn)用FPGA實(shí)現(xiàn)數(shù)字信號(hào)的處理和分析，對(duì)脈沖信號(hào)的幅度進(jìn)行統(tǒng)計(jì)從而得到能量信息。本節(jié)介紹FPGA內(nèi)部模塊結(jié)構(gòu)設(shè)計(jì)以及數(shù)據(jù)尋峰模型的建立與設(shè)計(jì)[8]。選取Actel公司推出的第三代Flash架構(gòu)的FPGA ProASIC3作為核心處理器，該系列FPGA具有面積小、低阻抗性、非易失性、高度安全性和可靠性等特點(diǎn)。內(nèi)部包含了大量的邏輯單元、存儲(chǔ)單元、乘法器資源等常用電路結(jié)構(gòu)，適合比較復(fù)雜的時(shí)序控制和數(shù)字信號(hào)處理應(yīng)用。本系統(tǒng)需要運(yùn)用到大量的SRAM存儲(chǔ)單元，而FPGA內(nèi)嵌的豐富存儲(chǔ)資源滿足設(shè)計(jì)要求，無需再外擴(kuò)存儲(chǔ)器，降低了開發(fā)成本。

3.1 FPGA模塊結(jié)構(gòu)

FPGA 作為數(shù)字信號(hào)處理器，采用模塊化設(shè)計(jì)方法，主要由PLL模塊、FIFO模塊、基線恢復(fù)模塊、幅度提取模塊、雙端口存儲(chǔ)模塊、串口通信模塊以及系統(tǒng)邏輯控制模塊組成。其模塊結(jié)構(gòu)框圖如圖4所示。

圖3 AD9226外圍電路設(shè)計(jì)

圖4 FPGA模塊結(jié)構(gòu)框圖

圖5 數(shù)據(jù)尋峰模型

圖4中，PLL模塊實(shí)現(xiàn)時(shí)鐘倍頻并產(chǎn)生ADC采樣時(shí)鐘，ADC采樣時(shí)鐘也作為整個(gè)系統(tǒng)的同步時(shí)鐘，采集數(shù)據(jù)流ADCValue先通過FIFO模塊實(shí)現(xiàn)緩存，基線恢復(fù)模塊實(shí)現(xiàn)對(duì)信號(hào)的不穩(wěn)定基線進(jìn)行扣除。幅度提取模塊通過建立的數(shù)據(jù)尋峰算法完成脈沖峰頂值獲取，然后將峰值換算到對(duì)應(yīng)道址并進(jìn)行累計(jì)存儲(chǔ)，在能譜采集過程中，定時(shí)將能譜強(qiáng)度信息通過UART通信模塊傳輸?shù)缴衔粰C(jī)，UART同時(shí)可以接收上位機(jī)配置命令，包括道址設(shè)置、增益設(shè)置以及采集時(shí)間設(shè)置等，接收到的命令通過邏輯控制模塊解析并控制整個(gè)系統(tǒng)。

3.2 尋峰模型

數(shù)據(jù)尋峰模塊是系統(tǒng)是否能夠準(zhǔn)確、有效、快速地捕獲核信號(hào)脈沖電壓峰值的關(guān)鍵，電壓脈沖信號(hào)經(jīng)過模擬變換后得到對(duì)稱的高斯型波形，波形寬度與微積分成形電路參數(shù)設(shè)置有關(guān)，經(jīng)過計(jì)算和實(shí)際測量，本文設(shè)計(jì)的波形寬度 τ≈0.5 μs，A/D 采集時(shí)鐘ADCLK=64 MHz。則單個(gè)電壓脈沖周期含采樣點(diǎn)N=ADCLK×τ。根據(jù)奈奎斯特采樣定理得知，采樣后的數(shù)字信號(hào)能夠完整地保留原始信號(hào)中的信息。尋峰算法選擇動(dòng)態(tài)雙閾值比較法，雙閾值由閾值生成器動(dòng)態(tài)確定,分別是比較器的起止閾值。其尋峰模型如圖5所示。

設(shè)單個(gè)脈沖周期內(nèi)有離散點(diǎn) X(n),0≤n≤N，n為正整數(shù)，N=32。對(duì)X(n)進(jìn)行后向差分得：

式中ε=3，結(jié)合圖5得，在脈沖上升時(shí)間內(nèi)有▽X(n)>0，在脈沖下降時(shí)間內(nèi)有▽X(n)<0。當(dāng)▽X(n)連續(xù)m次大于0時(shí)，則確定開始比較閾值，閾值為t1時(shí)刻對(duì)應(yīng)的X(n)值。將開始閾值存于閾值比較器作為初始峰值，打開閾值比較器開始比較，數(shù)據(jù)流ADCValue逐一與閾值比較器中的峰值比較，如果當(dāng)前數(shù)據(jù)大于峰值，則將閾值比較器中的峰值換為ADCValue。這樣不斷循環(huán)比較使得在單個(gè)脈沖周期內(nèi)閾值比較器保存了最大峰值，在找到結(jié)束比較閾值時(shí)刻關(guān)閉閾值比較器。當(dāng)▽X(n)連續(xù)m次小于0時(shí)確定結(jié)束比較閾值，圖6中產(chǎn)生結(jié)束比較閾值時(shí)刻為t2，m取值為3。使用雙閾值比較器可以有效避免信號(hào)在閾值前后振蕩而造成重復(fù)尋峰。閾值比較器在確定開始閾值后啟動(dòng)，在確定結(jié)束閾值后停止，閾值比較器最終保持脈沖峰值。使用ModelSim仿真軟件得到尋峰模塊的仿真結(jié)果如圖6所示。

圖6 數(shù)據(jù)尋峰模型仿真圖

4 結(jié)果與分析

本文采用NaI(Tl)探測器輸出信號(hào)對(duì)該多道脈沖幅度分析器進(jìn)行了測試，該系統(tǒng)能夠?qū)⒖焖俚?、隨機(jī)的脈沖信號(hào)整形為滿足采樣要求的高斯型波形。測試信號(hào)經(jīng)過多道脈沖幅度分析器處理后得到Fe-55源的實(shí)測能譜如圖7所示，該圖為系統(tǒng)設(shè)置為1 024道多道分析器時(shí)的測試結(jié)果，圖中可以清楚看出Fe-55發(fā)出的全能峰。通過對(duì)全能峰的分析得出，峰位半高寬為12.4,能量分辨率為 5.4%(能量未標(biāo)定)；測量過程中,可以通過軟件標(biāo)定重點(diǎn)區(qū)域作特殊分析，也可以通過調(diào)整放大倍數(shù)使Fe-55核素的特征峰落在能譜的中央?yún)^(qū)域。該多道脈沖幅度分析儀的主要性能指標(biāo)如表1所示。

圖7 Fe-55源的實(shí)測能譜圖

表1中積分分線性指標(biāo)測試?yán)没泼}沖發(fā)生器輸出頻率固定幅度變化的脈沖串，進(jìn)行重復(fù)多次測量和記錄，得到反映能量線性的一組數(shù)據(jù)。數(shù)據(jù)通過積分非線性誤差的計(jì)算式(2)得到，其中Nmax為最大信號(hào)幅度對(duì)應(yīng)的最大峰值道址，ΔNmax是實(shí)測值與擬合曲線的最大偏差。DNL與INL的測試方法大致相同。

表1 性能指標(biāo)

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