基于LVDS的高速圖像數(shù)據(jù)存儲系統(tǒng)設(shè)計(jì)

馬志剛 朱思敏 劉文怡

（1.中北大學(xué)儀器科學(xué)與動態(tài)測試教育部重點(diǎn)實(shí)驗(yàn)室，太原，030051；2.山西農(nóng)業(yè)大學(xué)信息科學(xué)與工程學(xué)院，太谷，030801）

引 言

在航天測試中往往需要采集并存儲各類高速圖像、緩變、速變、沖擊、振動等數(shù)據(jù)，有些數(shù)據(jù)的采集通常要求很高的采樣率，因此，所需的存儲容量也十分巨大。自20世紀(jì)末，各航空航天大國開始研制固態(tài)存儲器。固態(tài)存儲器主要使用FLASH作為存儲介質(zhì)，由于其存儲密度高、可靠性高、容量大、數(shù)據(jù)不易丟失、體積小、質(zhì)量輕，因此成為數(shù)據(jù)存儲器設(shè)計(jì)的主流方案［1］。

龐大的信息量對數(shù)據(jù)傳輸接口的信號帶寬及傳輸速率的要求越來越高。傳統(tǒng)的數(shù)據(jù)傳輸接口如 RS－232，RS－422及 RS－485等，在傳輸速度、功耗及距離上已經(jīng)無法滿足大容量信息傳輸?shù)男枰?。因此迫切需要一種傳輸可靠、速率高、功耗低的數(shù)據(jù)傳輸方式［2］。低壓差分信號技術(shù)（Low voltage differential signaling，LVDS）使用極低的擺幅通過雙絞電纜傳輸數(shù)據(jù)，是一種最高傳輸速率可達(dá)1.923Gb／s的通用接口技術(shù)，并且由于其低壓差分的傳輸方式，具有較強(qiáng)的抑制信號干擾功能，大大提高了數(shù)據(jù)傳輸?shù)木嚯x、速率和可靠性［3］。

1 設(shè)計(jì)方案

隨著電荷藕合元件（Charge－coupled device，CCD）圖像傳感器像素陣列技術(shù)的不斷發(fā)展和采集速率的提高，傳感器單位時(shí)間內(nèi)采集的數(shù)據(jù)量也不斷增加，因此需要的數(shù)據(jù)傳輸速度也越來越高，本文針對遙測系統(tǒng)圖像采集的任務(wù)需要，提出了基于LVDS的高速遠(yuǎn)程圖像數(shù)據(jù)存儲系統(tǒng)設(shè)計(jì)方案。在設(shè)計(jì)中，圖像數(shù)據(jù)由CCD圖像傳感器采集，圖像數(shù)據(jù)通過LVDS進(jìn)行高速、低功耗傳輸。本系統(tǒng)圖像輸入數(shù)據(jù)速率達(dá)到28.95MB／s，圖像幀率為100幀／s，采樣位數(shù)為8bit／像素。

2 存儲器硬件設(shè)計(jì)

本文設(shè)計(jì)的高速遠(yuǎn)程圖像存儲系統(tǒng)主要由數(shù)據(jù)存儲器、地面測試設(shè)備、計(jì)算機(jī)組成，如圖1所示。數(shù)據(jù)存儲器（FLASH）主要記錄圖像傳感器回傳的遙測圖像數(shù)據(jù)；地面測試設(shè)備主要完成對數(shù)據(jù)記錄器的單元自測，模擬實(shí)測環(huán)境通過100m的長線電纜發(fā)送數(shù)據(jù)，計(jì)算機(jī)通過USB2.0接口與地面測試設(shè)備通信，通過計(jì)算機(jī)軟件發(fā)送命令來控制地面測試設(shè)備及記錄器的工作狀態(tài)。系統(tǒng)中的FPGA采用XC2S200芯片，完成整個(gè)存儲系統(tǒng)的邏輯控制。

圖1 存儲系統(tǒng)設(shè)備組成框圖

2.1 LVDS接口電路設(shè)計(jì)

數(shù)據(jù)發(fā)送端的圖像傳感器采用LVDS串化器芯片DS92LV1023作為發(fā)送器，對10位并行圖像數(shù)據(jù)進(jìn)行串化。數(shù)據(jù)記錄器接收端采用相應(yīng)的LVDS解串器芯片DS92LV1224作為接收器對串行的圖像數(shù)據(jù)再進(jìn)行并行轉(zhuǎn)換，接口電路如圖2所示。

圖2 數(shù)據(jù)接收端原理圖

存儲器的DS92LV1023，DS92LV1224芯片組采用主動工作模式，即數(shù)據(jù)傳輸時(shí)無需對DS92LV1023芯片進(jìn)行上電有效設(shè)置。在此工作模式下，芯片組上電后將輸出管腳置為三態(tài)，然后鎖相環(huán)啟動，串化器的TCLK引腳及解串器REFCLK引腳分別鎖定本地時(shí)鐘，再由解串器的LVDS端口發(fā)送“000000111111”同步信號，解串器鎖相環(huán)鎖定到內(nèi)嵌時(shí)鐘中，若鎖定成功，其LOCK引腳置低，說明系統(tǒng)已經(jīng)同步，此時(shí)數(shù)據(jù)串化器可以正常發(fā)數(shù)。同時(shí)當(dāng)其引腳TCLK－R／F為高電平時(shí)，DS92LV1023芯片將在時(shí)鐘TCLK上升沿到來時(shí)將端口的10位數(shù)據(jù)先存入鎖存器中，發(fā)送時(shí)再從中取出數(shù)據(jù)，加上一個(gè)起始位‘1’和一個(gè)停止位‘0’共12bit，依次發(fā)送到串行差分輸出端口。解串器DS92LV1224將接收的串行數(shù)據(jù)存入鎖存器中，根據(jù)發(fā)送的數(shù)據(jù)重建RCLK時(shí)鐘，再與解化的串行數(shù)據(jù)一起并行輸出。若解串器DS92LV1224鎖相環(huán)失鎖，其LOCK引腳將置高，則DS92LV1023將改發(fā)同步信號。

由于高速信號在遠(yuǎn)距離傳輸時(shí)會衰減，為保證數(shù)據(jù)的傳輸質(zhì)量，通常在設(shè)計(jì)LVDS傳輸時(shí)會使用驅(qū)動器及均衡器，以實(shí)現(xiàn)信號的遠(yuǎn)程傳輸。在設(shè)計(jì)中，采用CLC001驅(qū)動器及CLC014均衡器來優(yōu)化電纜的信號傳輸質(zhì)量，CLC001芯片采用適合的電阻匹配，使輸出信號達(dá)到最優(yōu)幅度，不會因信號抖動過大使信號在接收端出現(xiàn)關(guān)閉的情況，CLC014芯片對遠(yuǎn)程傳輸后的信號進(jìn)行均衡，通過增益來補(bǔ)償電纜上的信號衰減，保證數(shù)據(jù)傳輸?shù)姆€(wěn)定性［4］。

2.2 存儲模塊電路設(shè)計(jì)

本設(shè)計(jì)采用三星公司生產(chǎn)的FLASH芯片K9WBG08U1M作為數(shù)據(jù)存儲單元，該芯片容量為4GB，頁編程時(shí)間約為200μs，讀寫速度最高達(dá)40MB／s，故讀寫一頁（4KB）所需時(shí)間TWR為

若采用傳統(tǒng)的單頁面編程方式，即對FLASH的每一塊依次進(jìn)行頁編程，等上一塊寫滿再進(jìn)行下一塊的編寫，則可計(jì)算出FLASH的平均寫入速度A為

其寫入速度遠(yuǎn)不能滿足系統(tǒng)28.95MB／s的輸入速度。因此，本設(shè)計(jì)采用交替two－plane寫入方式，利用FLASH不同的Devices可以單獨(dú)寫入的特點(diǎn)，根據(jù)不同的片選信號CE1，CE2分別存儲數(shù)據(jù)，這樣可以提高芯片的寫入速度，硬件電路如圖3所示。

圖3 FLASH存儲硬件電路

3 存儲器邏輯設(shè)計(jì)

3.1 存儲器編程邏輯設(shè)計(jì)

存儲器的FLASH采用交替雙平面寫入模式，即將FLASH的Device＃1中plane 0和plane 1設(shè)為A組；Device＃1中plane 2和plane 3設(shè)為B組；Device＃2中plane 0和plane 1設(shè)為C組；Device＃2中plane 2和plane 3設(shè)為D組。寫完A組頁寄存器地址后，在A組的200μs編程時(shí)間內(nèi)對B，C，D組依次進(jìn)行寫操作，當(dāng)D組寫完頁寄存器地址后，A組已完成編程，可以進(jìn)行下一輪數(shù)據(jù)存儲。這樣可以實(shí)現(xiàn)時(shí)間的復(fù)用，實(shí)現(xiàn)高速存儲，邏輯時(shí)序如圖4所示。采用交替雙平面編程方式，單片F(xiàn)LASH寫入峰值速度可達(dá)到33MB／s，寫入速度TWR＝4 096×4／33＝496μs＞200μs，也滿足實(shí)際需求。

圖4 FLASH片內(nèi)寫操作時(shí)序圖

3.2 高速數(shù)據(jù)接收邏輯設(shè)計(jì)

為保證數(shù)據(jù)的有效解碼，LVDS數(shù)據(jù)的參考時(shí)鐘必須與發(fā)送和接收端的輸出頻率一致，同時(shí)利用LVDS解串器DS92LV1224自身的恢復(fù)時(shí)鐘控制數(shù)據(jù)的接收和緩存，保證數(shù)據(jù)正常下發(fā)。LVDS數(shù)據(jù)的接收時(shí)序如圖5所示，其中，F(xiàn)ifo－wr表示數(shù)據(jù)緩存器的寫時(shí)鐘信號，Inv－Flag表示無效標(biāo)志位，LVDS－rclk表示解串器DS92LV1224自身的恢復(fù)時(shí)鐘，LVDS－data表示經(jīng)解串器解碼的數(shù)據(jù)，在時(shí)鐘上升沿時(shí)，首先對解串的10位數(shù)據(jù)低兩位進(jìn)行分析，當(dāng)判斷到數(shù)據(jù)的低兩位是“00”時(shí)，表示接收到的是無效數(shù)據(jù)，此時(shí)將Inv－Flag置‘0’，數(shù)據(jù)無需寫入先進(jìn)先出存儲電路；當(dāng)判斷到數(shù)據(jù)低兩位為“11”時(shí)，表示接收到的數(shù)據(jù)是有效的，此時(shí)將Inv－Flag置‘1’，并在時(shí)鐘下降沿時(shí)將數(shù)據(jù)寫入先進(jìn)先出存儲電路［5］。

圖5 LVDS數(shù)據(jù)接收時(shí)序圖

3.3 存儲器單機(jī)測試邏輯設(shè)計(jì)

存儲器的單機(jī)測試操作主要包括數(shù)據(jù)擦除、啟動記錄及數(shù)據(jù)回讀3個(gè)過程。擦除是指將存儲器中的數(shù)據(jù)全部清空，將其寫為全0XFF；啟動記錄是指將存儲器轉(zhuǎn)入數(shù)據(jù)采集狀態(tài)，等待接收地面測試設(shè)備啟動命令后，開始存儲其發(fā)來的數(shù)據(jù)；數(shù)據(jù)回讀是指從存儲器中將存儲的數(shù)據(jù)讀出傳送至計(jì)算機(jī)，并通過軟件分析數(shù)據(jù)是否正確，以驗(yàn)證存儲器的工作情況。存儲器的單機(jī)測試流程為：系統(tǒng)上電后先對存儲器擦除，將原有數(shù)據(jù)清零。當(dāng)接收到擦除完成的狀態(tài)指示后，啟動記錄，存儲器進(jìn)入工作狀態(tài)，等待接收地面測試設(shè)備數(shù)據(jù)，當(dāng)接收到數(shù)據(jù)后，存儲器進(jìn)入高速存儲狀態(tài)。數(shù)據(jù)回讀時(shí)，需要系統(tǒng)重新上電，才能對FLASH進(jìn)行讀取操作［6］。

4 測試結(jié)果

在系統(tǒng)自檢狀態(tài)下，地面測試設(shè)備模擬發(fā)送模擬信號源數(shù)據(jù)給存儲器，存儲器對數(shù)據(jù)進(jìn)行存儲。數(shù)據(jù)存儲完畢，測試設(shè)備將存儲器中數(shù)據(jù)讀出并送到計(jì)算機(jī)，進(jìn)而使用軟件進(jìn)行分析。計(jì)算機(jī)軟件還可以對讀回存儲器數(shù)據(jù)進(jìn)行完整性判讀。經(jīng)多次單機(jī)和實(shí)測試驗(yàn)驗(yàn)證，存儲器系統(tǒng)存儲數(shù)據(jù)的平均誤碼率，完全滿足測試要求。

5 結(jié)束語

本文設(shè)計(jì)的高速遠(yuǎn)程圖像數(shù)據(jù)存儲器采用交替雙平面的頁編程方式寫入數(shù)據(jù)，數(shù)據(jù)的接收模塊采用LVDS解串芯片及驅(qū)動芯片相配合，有效保證了數(shù)據(jù)的接收和存儲，完全滿足高速存儲的設(shè)計(jì)要求，經(jīng)實(shí)際試驗(yàn)應(yīng)用證明，具有較高的可靠性，能夠滿足測試任務(wù)需要。

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