600MHz CMOS 鎖相環(huán)頻率綜合器設(shè)計(jì)

紀(jì) 娜, 何國榮

(楊凌職業(yè)技術(shù)學(xué)院電子信息工程系,陜西楊凌712100)

0 引言

在現(xiàn)代通信系統(tǒng)中,鎖相環(huán)已經(jīng)變得無處不在,其廣泛用于時(shí)鐘恢復(fù)電路,頻率(相位)調(diào)制解調(diào)電路,頻率綜合器電路等。尤其是如今通信電路,計(jì)算機(jī)工作頻率[1]越來越高,為消除內(nèi)部時(shí)鐘和外部參考時(shí)鐘的不同步,如為發(fā)射器和接收器提供時(shí)鐘同步,以及產(chǎn)生更高的時(shí)鐘頻率,具有鎖相回路結(jié)構(gòu)的頻率綜合器和時(shí)鐘同步電路變得日益不可缺少。

利用CMOS工藝設(shè)計(jì)鎖相環(huán)電路,加入分頻電路,用于頻率綜合器。電路采用電荷泵鎖相環(huán)結(jié)構(gòu),可通過調(diào)整MOS管尺寸,來調(diào)整電荷泵電流,同時(shí)電荷泵結(jié)構(gòu)對外部供電電源波動(dòng)不敏感,改善了整個(gè)環(huán)路性能。另外系統(tǒng)片內(nèi)集成了環(huán)路濾波器,減少了系統(tǒng)噪聲。

1 鎖相環(huán)模型

一個(gè)典型的電荷泵結(jié)構(gòu)鎖相環(huán)[2]包括鑒相器、電荷泵、環(huán)路濾波、壓控振蕩器、分頻器(可選)這幾個(gè)模塊,線性化的鎖相環(huán)模型[3]如圖1所示。

鑒相器輸出可表示為:ud=Kdθe,其中Kd為相位鑒相器增益,θe為相位鑒相器輸入信號相位差。

由于電荷泵存在泄漏電流Ileak,會(huì)導(dǎo)致相位偏移θε=2π其中,IP為電荷泵輸出電流,由此得出電荷泵傳輸函數(shù):

圖1 線性化鎖相環(huán)模型

設(shè)環(huán)路濾波器傳輸函數(shù)為F(s),對于不同結(jié)構(gòu)和階數(shù)的環(huán)路濾波器有不同的傳遞函數(shù)。

壓控振蕩器輸出信號角頻率ω2(t)=ω0+K0uf(t),其中ω0為壓控振蕩器的中心角頻率,K0為壓控振蕩器的增益,uf(t)為壓控振蕩器的輸入控制電壓。這里需要得到輸出相位θ2(t)模型的傳遞函數(shù),由于,θ2(t)=,拉普拉斯變換得壓控振蕩器傳遞函數(shù)即壓控振蕩器充當(dāng)了積分器的作用。

分頻器用于將壓控振蕩器產(chǎn)生信號頻率 N分頻,同時(shí)也可以理解為將壓控振蕩器產(chǎn)生信號相位除以N,因此分頻器在模型中作用就相當(dāng)于一個(gè)增益為1/N的增益模塊。

2 電路設(shè)計(jì)

設(shè)計(jì)的鎖相環(huán)基本模塊包括圖1所示的5個(gè)模塊:鑒相器,電荷泵,環(huán)路濾波,壓控振蕩器,分頻器。

2.1 鑒頻鑒相器(PFD)

鑒相器功能是檢測兩個(gè)輸入信號相位差,同時(shí)產(chǎn)生與相位差大小相關(guān)的輸出信號。一般常用鑒相器有異或門(XOR),模擬乘法器(Multiplier),鑒頻鑒相器(PFD)。設(shè)計(jì)采用鑒頻鑒相器,鑒頻鑒相器檢測輸入?yún)⒖茧妷汉徒?jīng)環(huán)路反饋回來的反饋信號的相位差和頻率差,如果這兩個(gè)信號存在相位差或頻率差,鑒頻鑒相器會(huì)輸出“Up”或“Down”信號,以此調(diào)節(jié)壓控振蕩器的輸出。設(shè)計(jì)中,由于存在電荷泵的設(shè)計(jì),這里的鑒頻鑒相器又叫電荷泵鑒頻鑒相器(CPPFD)?！癠p”信號會(huì)通過電荷泵增加環(huán)路濾波器電容上電荷量,以此增加壓控振蕩器的輸入控制電壓,壓控振蕩器振蕩頻率升高;“Down”信號會(huì)通過電荷泵減少環(huán)路濾波器電容上電荷量,以此減小壓控振蕩器的輸入控制電壓,壓控振蕩器振蕩頻率降低。壓控振蕩器輸出頻率又通過反饋信號影響鑒相器工作,以此構(gòu)成一個(gè)閉環(huán)控制系統(tǒng)。

鑒頻鑒相器較其他鑒頻鑒相器,比如異或門鑒頻鑒相器[4](XORPFD),更適合此次整個(gè)設(shè)計(jì)系統(tǒng)的架構(gòu)。另外,鑒頻鑒相器還有占用芯片面積小的優(yōu)點(diǎn)。

圖2 PFD原理圖

圖3 PFD電路仿真圖

PFD原理圖如圖2所示。PFD原理圖設(shè)計(jì)鑒頻鑒相器主要有兩個(gè)帶清零端(高電平有效)的D觸發(fā)器[5]構(gòu)成,輸入分別為參考輸入信號和系統(tǒng)環(huán)路反饋信號,輸出為“UP”和“Down”信號。此電路輸出有4個(gè)狀態(tài)[6]:(1)UP=0,Down=0;(2)UP=1,Down=0;(3)UP=0,Down=1;(4)UP=1,Down=1。其中狀態(tài)(4)不能維持,因?yàn)閮蓚€(gè)同時(shí)為“1”的輸出,經(jīng)過與門,再輸入到兩個(gè)D觸發(fā)器的清零端,兩個(gè)輸出即變化為“0”。所以上述的狀態(tài)(1),(2),(3)構(gòu)成有限狀態(tài)機(jī),輸入頻率較高的D觸發(fā)器輸出的高電平維持時(shí)間大于輸入頻率較高的D觸發(fā)器輸出。

PFD電路仿真圖如圖3所示。電路仿真取Vin相位滯后于參考(反饋)信號Vref,“Down”輸出脈沖為兩個(gè)輸入信號相位差,此信號施加于后級電路,使后級電路產(chǎn)生反饋信號“等待”Vin,以縮小二者相位差。反之,“UP”信號作用于后級電路,使后級電路產(chǎn)生反饋信號“追趕”Vin,同樣縮小二者相位差。

2.2 電荷泵(Charge-Pump)和環(huán)路濾波器(Loop-Filter)

由鑒頻鑒相器輸出的雙路“UP”,“Down”信號[7],需要轉(zhuǎn)變成單端的電壓(電流)信號去驅(qū)動(dòng)后級的的環(huán)路濾波器。一般采用兩種方法實(shí)現(xiàn),一種是三態(tài)(tri-state)輸出,實(shí)現(xiàn)輸出的高阻態(tài),低電平,高電平輸出。這種電路最大問題是電源電壓波動(dòng)對輸出高電平的影響;這里采用第二種方法,電荷泵實(shí)現(xiàn)。“Up”信號通過一級反相器電路反相后控制P型MOS管M7的通斷。M3,M4,M5,M6,M8構(gòu)成電流鏡電路[4]為電荷泵提供參考電流。電荷泵主要是根據(jù)鑒頻鑒相器輸出的“UP”,“Down”信號,調(diào)整后級環(huán)路濾波器電容上電荷大小,當(dāng)輸入信號相位領(lǐng)先反饋信號時(shí),“UP”信號高電平維持時(shí)間長于“Down”信號,M7導(dǎo)通,電荷泵通過M7給C1充電,增加濾波器電容上電荷,濾波器輸出電壓增大,驅(qū)動(dòng)后級壓控振蕩器輸出頻率增加。反之,減少濾波器電容上電荷,后級壓控振蕩器輸出頻率降低。具體實(shí)現(xiàn)電路如圖4所示。

環(huán)路濾波器輸出控制壓控振蕩器所需的電壓,對整個(gè)鎖相環(huán)系統(tǒng)起著重要作用,對系統(tǒng)對信號的鎖定時(shí)間有著直接聯(lián)系。另外,如果環(huán)路濾波器參數(shù)選取不正確,系統(tǒng)會(huì)對電路小的擾動(dòng)十分敏感[8]。為補(bǔ)償前級和后級的信號相位損失,同時(shí)由文中第二部分的理論分析可知:后級壓控振蕩器對系統(tǒng)引入一個(gè)極點(diǎn),本級濾波器也會(huì)引入一個(gè)極點(diǎn),使得系統(tǒng)穩(wěn)定性減低,此處環(huán)路濾波器設(shè)計(jì)成電阻和電容串聯(lián)形式,增加系統(tǒng)穩(wěn)定性。為防止電流注入電容引起較大的電壓跳躍,同時(shí)為有助于減小鎖定時(shí)間,還需一個(gè)與此并聯(lián)的電容C2,C2取值一般為C1的1/10[9]。當(dāng)相位差緩慢變化時(shí),電荷泵輸出電流線性地對C2,C2充電,起到求均值作用。當(dāng)相位差變化迅速時(shí),電荷泵只是驅(qū)動(dòng)電阻R,(因?yàn)镃2容值較小,用來阻止電荷泵電流跳變引起的后級電路的跳變)沒有起到求均值作用,可快速影響后級的壓控振蕩器。但在設(shè)計(jì)中,若按此值系統(tǒng)會(huì)出現(xiàn)不穩(wěn)定,同時(shí)系統(tǒng)鎖定時(shí)間較長。設(shè)計(jì)中,兩個(gè)電容值比較接近。另外電容值的選取還與系統(tǒng)設(shè)置的阻尼系數(shù)有關(guān)系。

圖4 電荷泵和環(huán)路濾波器原理圖

2.3 電流饑餓型壓控振蕩器(VCO)

壓控振蕩器產(chǎn)生鎖相環(huán)系統(tǒng)的輸出,設(shè)計(jì)采用電流饑餓型壓控振蕩器[10],相比于其他類型的振蕩器,電流饑餓型結(jié)構(gòu)最大優(yōu)點(diǎn)是電路結(jié)構(gòu)無需集成無源器件電容從而節(jié)省了面積。M4,M5用作反相器,M3,M6用作電流源,M3,M6構(gòu)成的電流源控制著流過M4,M5的電流大小,即反相器處于電流饑餓狀態(tài)。M1,M2端漏電流相等,大小由輸入控制電壓決定,流過M1,M2的電流在每一級的電流源中被鏡像。電路中每級反相器傳輸延時(shí)正比于流過反相器的電流大小,因此可以通過外部控制電壓有效的調(diào)整反相器傳輸延時(shí)。同時(shí)壓控振蕩器的振蕩頻率與各級反相器的輸入輸出總電容直接相關(guān),設(shè)計(jì)時(shí)通過調(diào)整晶體管尺寸得到合適的正當(dāng)頻率。類似于多級反相器構(gòu)成的環(huán)形振蕩器,電流饑餓型壓控振蕩器,也需要奇數(shù)個(gè)反相器電路前后,首尾相連,才能振蕩,設(shè)計(jì)中一共用了5級反相器。壓控振蕩器輸出經(jīng)過M7,M8構(gòu)成反相器緩沖輸出,調(diào)整波形。

N級(奇數(shù))反相器串聯(lián)振蕩頻率:FOSC=1/NT;

其中 T=CtVDD/ID為反相器寄生電容充放電所用總時(shí)間,Ct為反相器等效輸入輸出總電容。

圖5 壓控振蕩器原理圖

圖6 輸出頻率與控制電壓關(guān)系

輸出頻率與控制電壓關(guān)系如圖6所示,輸出頻率在控制電壓約為1V到3V范圍內(nèi)隨控制電壓線性變化,即此范圍內(nèi)的VCO增益K0為恒定值,其調(diào)諧范圍為200MHz～700MHz。

2.4 分頻器(Divider)

D觸發(fā)器反相輸入端與數(shù)據(jù)輸入端D相連,此時(shí)D觸發(fā)器功能和T觸發(fā)器輸入端接高電平相同,輸出即為輸入頻率的2倍。以此構(gòu)成方法,后級繼續(xù)級聯(lián),即可形成2,4,8…分頻輸出。設(shè)計(jì)中通過4級D觸發(fā)器的級聯(lián)構(gòu)成16分頻輸出電路。

圖7 十六分頻電路原理圖

圖8 分頻電路仿真圖

3 鎖相環(huán)系統(tǒng)仿真

整個(gè)鎖相環(huán)電路設(shè)計(jì)采用AMI 0.6μ m工藝,仿真工具為Cadence的Spectre,仿真溫度設(shè)為27℃。電路供電電源電壓5V,輸入信號40MHz方波。環(huán)路濾波器輸出仿真如圖9,從仿真結(jié)果可以看出環(huán)路濾波器輸出開始階段出現(xiàn)一段振蕩現(xiàn)象,大約 1μ S左右,電路鎖定,輸出穩(wěn)定。圖10為對VCO輸出信號做512點(diǎn)FFT頻譜分析,從仿真結(jié)果可以看出輸入40MHz的信號,與壓控振蕩器輸出16分頻比較,鎖定狀態(tài)下,壓控振蕩器穩(wěn)定輸出640MHz。圖11為整個(gè)系統(tǒng)的版圖設(shè)計(jì),版圖面積0.26mm×0.26mm。

圖9 環(huán)路濾波器輸出仿真圖

圖10 640MHzPLL系統(tǒng)輸出頻譜圖

圖11 系統(tǒng)版圖設(shè)計(jì)

4 結(jié)束語

設(shè)計(jì)并仿真了600MHz輸出的鎖相環(huán)倍頻系統(tǒng),結(jié)果顯示系統(tǒng)工作穩(wěn)定。設(shè)計(jì)中并沒有一味追求先進(jìn)工藝,在較為普通的工藝條件下,結(jié)合系統(tǒng)特性,提出電荷泵結(jié)構(gòu)的鎖相環(huán)系統(tǒng),通過合適的電路設(shè)計(jì)和折衷,同樣可以達(dá)到較高的性能。當(dāng)然系統(tǒng)還有較多需要完善的,諸如噪聲特性,帶寬等。另外還沒有經(jīng)過流片后的測試。

[1] I Young,J Greason,K Wong.PLL clock generator with 5 to 10MHz of lock range for microprocessors[J].IEEE J.Solid-State Circuits,1992,27:1599-1607.

[2] Gardner F M.Charge-pump phase-lock loops[J].IEEE Trans Commun,1980,28(11):1849.

[3] Crawford J A.Frequency synthesizer design handbook[Z].Artech House,Inc.1994.

[4] Behzad Razavi.陳貴燦,程軍譯.Design of Analog CMOS Integrated Circuits[M].西安:西安交通大學(xué)出版社,2003.

[5] Yubtzuan Chen,Chih Ho Tu,Jein WI.A CMOS Phase Frequency Detector with A High Speed Low Power D Type Master Slave Flip-flop[J].45th Midwest Symposium on Circuits and Systems,2002,3:389-392.

[6] Roland E Best.鎖相環(huán)設(shè)計(jì)、仿真與應(yīng)用[M].北京:清華大學(xué)出版社,2003.

[7] B Razavi.Monolithic Phase-Locked Loops and Clock Recovery Circuits[J].IEEE Press,1996:1-39.

[8] J F Parker,Daniel Ray.A 1.6 GHzCMOS PLL with on Chip Loop Filter[J].IEEE Journal of Solid State Circuits,1998,33(3):337-343.

[9] Toyama M,Dosho S,Yanagisawa N.A design of a compact 2GHz-PLLwith a new adaptive active loop filter circuit[J].IEEE Symp VLSI Circuits Dig Tech Papers,2003:18.

[10] Jacob Baker.劉艷艷,張為譯.CMOS電路設(shè)計(jì)與仿真[M].北京:人民郵電出版社,2008.