現(xiàn)代雷達(dá)數(shù)字信號(hào)處理的并行DSP系統(tǒng)設(shè)計(jì)開發(fā)

【摘 要】作為數(shù)字信號(hào)處理核心和標(biāo)志的數(shù)字信號(hào)處理器(DSP)芯片自問世以來得到了快速的發(fā)展，廣泛應(yīng)用于通信系統(tǒng)、圖形/圖像處理、雷達(dá)聲納、醫(yī)學(xué)信號(hào)處理等實(shí)時(shí)信號(hào)處理領(lǐng)域。本文著重介紹Tiger SHARC系列中TS101S芯片的性能及結(jié)構(gòu)特點(diǎn)，并將其應(yīng)用在雷達(dá)數(shù)字信號(hào)處理系統(tǒng)設(shè)計(jì)開發(fā)中。

【關(guān)鍵詞】信號(hào)處理;DSP;設(shè)計(jì)

一、引言

現(xiàn)在雷達(dá)數(shù)字信號(hào)處理具有海量運(yùn)算的需求，并且在許多場(chǎng)合要求對(duì)信號(hào)進(jìn)行實(shí)時(shí)處理，這對(duì)信號(hào)處理系統(tǒng)的性能提出了非常高的要求。盡管通用芯片的性能和速度不斷提升（AD最新公司的TigerSHARC最高時(shí)鐘頻率可達(dá)300MHz），單片通用DSP芯片的速度還是很難達(dá)到設(shè)計(jì)要求，因此，在主頻受到限制的情況下，目前通用的做法是用多片DSP并行處理，從而使處理速度大大提高。

二、Tiger SHARC DSP概述

Tiger SHARC DSP是一款高性能的靜態(tài)超標(biāo)量數(shù)字信號(hào)處理器，該處理器專為大的信號(hào)處理和通信任務(wù)而在結(jié)構(gòu)上進(jìn)行了優(yōu)化。由于該處理器將非常寬的存儲(chǔ)帶寬和雙運(yùn)算模塊結(jié)合在一起，從而建立了數(shù)字信號(hào)處理器性能的新標(biāo)準(zhǔn)。Tiger SHARC靜態(tài)超標(biāo)量結(jié)構(gòu)使DSP每周期能夠執(zhí)行多達(dá)4條指令、24個(gè)16b定點(diǎn)運(yùn)算和6個(gè)浮點(diǎn)運(yùn)算。運(yùn)行在250MHz時(shí)，ADSPTS101S的內(nèi)核指令周期為4ns，同時(shí)可以提供20億次的40bMAC運(yùn)算或者500萬次80bMAC運(yùn)算。

Tiger SHARC DSP器件的主要性能如下:

(1)最高運(yùn)行速度為300MHz，指令周期為3.3ns。帶有6Mb片內(nèi)SRAM，分為了3個(gè)2Mb的存儲(chǔ)塊M0，M1和M2，每一個(gè)存儲(chǔ)塊都能夠單獨(dú)存儲(chǔ)程序、數(shù)據(jù)或同時(shí)存儲(chǔ)程序和數(shù)據(jù)。

(2)帶有雙運(yùn)算模塊，每個(gè)運(yùn)算塊有1個(gè)64bALU，1個(gè)乘法器，1個(gè)64b移位器和1個(gè)由32個(gè)寄存器構(gòu)成的寄存器組，可執(zhí)行定點(diǎn)和浮點(diǎn)的算術(shù)邏輯等通用運(yùn)算。

(3)3條內(nèi)部地址/數(shù)據(jù)總線，每條總線都連接到3個(gè)內(nèi)部存儲(chǔ)器塊中的1個(gè)。3條總線都是128b寬，可以在任一周期使用任一條總線傳送多達(dá)4條指令或4個(gè)對(duì)齊的數(shù)據(jù)。這樣TS10 1S內(nèi)核可以在任一周期并行訪問3個(gè)存儲(chǔ)塊，1個(gè)取指令，2個(gè)訪問數(shù)據(jù)。

(4)4個(gè)鏈路口支持點(diǎn)對(duì)點(diǎn)的高帶寬數(shù)據(jù)傳送，可通過單個(gè)鏈接口以250Mb/s的速率進(jìn)行數(shù)據(jù)傳輸。4個(gè)鏈路口為處理器與處理器之間的通訊提供了一個(gè)良好的途徑，總吞吐量多達(dá)1Gb/s。

(5)多處理器特性，當(dāng)單個(gè)DSP芯片組成的系統(tǒng)不能滿足處理要求時(shí)，TS101S通過外部口或鏈路口與其他TS101S相連構(gòu)成多處理器系統(tǒng)。TS101S的外部總線支持多達(dá)8個(gè)DSP外加Host處理器的并行總線連接。在構(gòu)成多處理器系統(tǒng)時(shí)，處理器之間無論是采用共享總線方式，還是采用鏈路口互連方式，都不需任何外加控制，實(shí)現(xiàn)無縫連接，在并行總線上可以800Mb/s的速率進(jìn)行數(shù)據(jù)傳輸。

三、信號(hào)處理系統(tǒng)的實(shí)現(xiàn)

為了簡(jiǎn)化系統(tǒng)硬件，減少DSP片間連線，該系統(tǒng)的4個(gè)DSP以松耦合的鏈路方式進(jìn)行連接，并共用一片F(xiàn)PGA。（圖1）

首先由DSP1通過外部DMA方式讀入中頻解調(diào)后的I、Q路數(shù)據(jù)，并由DSP1對(duì)讀入數(shù)據(jù)進(jìn)行脈沖壓縮(匹配濾波)，脈沖壓縮后進(jìn)行二次對(duì)消，以消除固定雜波。設(shè)計(jì)總距離單元數(shù)為2000，需做2048點(diǎn)復(fù)數(shù)FFT，當(dāng)2048點(diǎn)復(fù)數(shù)FFT完成后，還必須和預(yù)先存儲(chǔ)好的匹配濾波器系數(shù)H(k)相乘，一般需要做2048個(gè)復(fù)數(shù)乘法，相乘結(jié)果還需做2048點(diǎn)復(fù)數(shù)IFFT以獲得脈沖壓縮結(jié)果。Tiger SHARC DSP做2048點(diǎn)復(fù)數(shù)FFT和IFFT大約需要200μs(工作在250MHz)，利用Tiger SHARC DSP的雙運(yùn)算塊和單指令多數(shù)據(jù)(SIMD)特點(diǎn)同時(shí)進(jìn)行兩個(gè)距離單元的復(fù) 數(shù)乘法，完成2048個(gè)復(fù)數(shù)乘法僅需25μs。DSP完成上述運(yùn)算大約要300μs。

四、Tiger SHARC DSP的使用

為保證Tiger SHARC DSP能正常工作，上電復(fù)位信號(hào)的設(shè)計(jì)非常重要。Tiger SHARC DSP有3個(gè)電源，其中數(shù)字3.3V為I/O供電，數(shù)字1.2V為DSP內(nèi)核供電，模擬1.2V為內(nèi)部鎖相環(huán)和倍頻電路供電。Tiger SHARC DSP要求數(shù)字3.3V和1.2V應(yīng)同時(shí)上電。若無法嚴(yán)格同步，則應(yīng)保證內(nèi)核電源1.2V先上電，I/O電源3.3V后上電。本系統(tǒng)在數(shù)字3.3V輸入端并聯(lián)了一個(gè)大電容，而在數(shù)字1.2V輸入端并聯(lián)了一個(gè)小電容，其目的就是為了保證3.3V充電時(shí)間大于1.2V充電時(shí)間，以便很好地解決電源供電的先后問題。

Tiger SHARC DSP內(nèi)核最大電流為1.277A，該電流是DSP進(jìn)行單指令多數(shù)據(jù)(SIMD)方式下，4個(gè)16b定點(diǎn)字乘加與2個(gè)4字讀取并行操作以及進(jìn)行由外部口到內(nèi)部存儲(chǔ)器DMA操作所需的電流。實(shí)際上DSP內(nèi)核電流大小還和內(nèi)核工作頻率有關(guān)，因此，供給DSP內(nèi)核電流可根據(jù)不同的并行處理任務(wù)和內(nèi)核工作頻率來確定，最大內(nèi)核功耗為1.534W。外部口的功耗(對(duì)VDDIO)主要是輸出引腳轉(zhuǎn)換的功率消耗，而且該功耗與系統(tǒng)無關(guān)，一般為0.45W。由此可估算出該信號(hào)處理系統(tǒng)的功耗大約為10W。

五、結(jié)語(yǔ)

本文介紹了多片Tiger SHARC DSP在雷達(dá)信號(hào)處理系統(tǒng)中的應(yīng)用，該系統(tǒng)充分利用了TS101 S高速的運(yùn)算能力及數(shù)據(jù)吞吐量，對(duì)不同的距離單元段進(jìn)行并行處理，對(duì)于各種新型號(hào)雷達(dá)的開發(fā)研制起到了事半功倍的作用，大大縮短了研發(fā)周期，具有廣泛的應(yīng)用價(jià)值。