吳 超,吳明贊 ,李 竹
(南京理工大學(xué)自動化學(xué)院,南京210094)
隨著電子系統(tǒng)中系統(tǒng)時鐘和邏輯頻率的迅速提高和信號邊沿不斷變陡,印刷電路板的連接線和板層特性對系統(tǒng)電器性能的影響也越發(fā)嚴重。當(dāng)印刷電路板處于高頻高速工作狀態(tài)時,互連關(guān)系必須以傳輸線進行考慮,如果不滿足系統(tǒng)的信號完整性要求,可能導(dǎo)致系統(tǒng)工作不穩(wěn)定[1]。良好的高速電路設(shè)計要求具備信號完整性包括:避免傳輸線效應(yīng),選擇合適的高速信號端接方式,高速信號間串?dāng)_盡可能小[2]。本文針對變電站電氣設(shè)備狀態(tài)監(jiān)測系統(tǒng)中出現(xiàn)的信號完整性問題進行了研究,利用仿真軟件HyperLnx 對系統(tǒng)中關(guān)鍵信號線進行仿真來分析系統(tǒng)的信號完整性。
信號沿傳輸線傳播時,其路徑上的每一步都有相應(yīng)的瞬態(tài)阻抗。如果互連線的阻抗是可控的,那么瞬態(tài)阻抗就等于線的特性阻抗。無論什么原因使阻抗發(fā)生了改變,部分信號都將沿著與原傳播方向相反的方向反射,而另一部分將繼續(xù)傳播。反射是一種較為常見的信號完整性問題,反射會使信號質(zhì)量下降,引起振鈴現(xiàn)象。
在高速PCB 設(shè)計中,傳輸線上的信號反射主要由于阻抗不匹配引起的,所以抑制發(fā)生的主要方法就是進行傳輸線的端接。通常所采用的端接方式有兩種,一種是使負載端阻抗與傳輸線匹配,即并行端接,這時傳輸線負載端的反射系數(shù)為零,反射在負載端被消除;另一種是使源端阻抗與傳輸線特性阻抗匹配,即串行端接,這時源端反射系數(shù)為零,反射將在其到達源端時被消除。
串?dāng)_是信號在傳輸線上傳播時,由于電磁耦合而在相鄰的傳輸線上產(chǎn)生不期望的電壓或電流噪聲干擾,信號線的邊緣場效應(yīng)是導(dǎo)致串?dāng)_產(chǎn)生的根本原因[3]。我們稱施加噪聲的網(wǎng)絡(luò)線為干擾線,有噪聲產(chǎn)生的網(wǎng)絡(luò)線為受擾線。系統(tǒng)中兩條網(wǎng)絡(luò)之間的容性耦合和感性耦合是引起串?dāng)_的兩個重要原因。為了減小串?dāng)_,我們可以從以下2 個方面進行考慮[4]:
(1)布線條件允許的情況下,盡量拉大傳輸線間的距離,盡量減小相鄰傳輸線間的平行長度。
(2)通過端接,使傳輸線遠端或近端的終端阻抗與傳輸線匹配,可大大減小串?dāng)_的幅度。
狀態(tài)監(jiān)測系統(tǒng)的原理框圖如圖1 所示,由CC2430 通信模塊接收狀態(tài)監(jiān)測無線傳感器網(wǎng)絡(luò)節(jié)點傳輸來的狀態(tài)參數(shù)數(shù)據(jù),將接收到的數(shù)據(jù)送入處理器模塊,處理器選用TI 公司的TMS320F2812,GPRS 模塊主要由GPRSMC55 芯片構(gòu)成,實現(xiàn)與Internet 網(wǎng)連接。其中微處理器模塊外擴了SRAM,SRAM 和DSP 的接口信號屬于高速信號,為保證數(shù)據(jù)的正確性必須對其中的信號進行完整性仿真分析,有效地減小反射和串?dāng)_對信號的影響。
圖1 狀態(tài)監(jiān)測系統(tǒng)原理框圖
在仿真分析前,需要對PCB 層疊進行設(shè)置。這是系統(tǒng)進行信號完整性仿真分析的基礎(chǔ)[5]。Hyper-Lynx 的LineSim 和BoardSim 中都包含一個強大的層疊編輯器。通過它可以對PCB 進行層疊設(shè)計。該節(jié)點采用4 層電路板,相對介電常數(shù)εr為4.3 的FR4 材料,走線特性阻抗設(shè)定為51Ω,PCB 的厚度為1.05mm。具體層疊參數(shù)如圖2 所示。
圖2 PCB 板層疊設(shè)置
根據(jù)前面的分析,減小和消除反射的方法是對發(fā)送端或接收端進行終端阻抗匹配,從而使源反射系數(shù)或者負載反射系數(shù)為零。以SRAM 地址線XA0 為例,對地址線進行串聯(lián)端接仿真。圖3 為串聯(lián)端接原理圖。由于在實際情況中不可能把端接電阻值放置距離驅(qū)動器端很近[2],所以在驅(qū)動端和串聯(lián)端接電阻之間加入一段導(dǎo)線,以使仿真模型與實際情況相符。如圖4 所示。
圖3 串聯(lián)端接原理圖
圖4 實際串聯(lián)端接原理圖
表1 反射仿真數(shù)據(jù)
根據(jù)圖5、圖6、圖7 得到仿真數(shù)據(jù)如表一所示。由仿真波形可以看出,實際串聯(lián)端接后信號振鈴現(xiàn)象明顯減小。接收端和源端的過沖和下沖幅值在允許的范圍之內(nèi),抑制信號反射的效果很好。
圖5 未端接仿真波形圖
圖6 串聯(lián)端接仿真波形圖
圖7 實際串聯(lián)端接仿真波形
在布局布線時,由于DSP 與SRAM 之間的走線間距較近,走線密度較高,必然存在較大程度耦合。在此,以XD(2)為例,建立信號完整性原理圖,設(shè)置3條走線同在第1 層,如圖8 所示,XD(2)為受擾線,XD(1)和XD(3)為干擾線。仿真結(jié)果如圖9所示。
圖8 串?dāng)_仿真原理圖
圖9 串?dāng)_仿真結(jié)果
根據(jù)前面的分析,可以通過端接匹配電阻、減小耦合長度、拉大傳輸線間的間距、減小線寬來減小串?dāng)_的影響。圖10 為進行改進后的串?dāng)_仿真圖。根據(jù)圖9、圖10 可以得到仿真數(shù)據(jù)如表2 所示。
圖10 改進后的串?dāng)_仿真結(jié)果
表2 串?dāng)_仿真數(shù)據(jù)
由表2 可知,改進后,串?dāng)_幅度最大為137 mV,滿足了系統(tǒng)設(shè)計的要求。
PCB 板繪制完成后,元器件的布局布線基本確定。此時進行布線后仿真可以更加貼近實際情況[6],可以發(fā)現(xiàn)原有設(shè)計問題,以修正設(shè)計參數(shù)優(yōu)化布局走線。在§3.3 和§3.4 已分別對相關(guān)信號進行了反射和串?dāng)_仿真,這里通過布線后仿真驗證上述仿真結(jié)果。仿真結(jié)果如圖11 和圖12 所示。
圖11 實際走線和端接反射仿真結(jié)果
圖12 實際走線和串?dāng)_仿真結(jié)果
圖11 為反射仿真的實際走線和仿真結(jié)果。由圖可知,驅(qū)動端輸出信號的上沖電壓為3.472 V,下沖電壓為-129 mV。接受端輸入信號的上沖電壓為3.366 V,下沖電壓為-24 mV。接收端和驅(qū)動端的信號波形上沖和下沖都小于200 mV,擁有良好的信號完整性,滿足設(shè)計要求。圖12 為串?dāng)_仿真的實際走線和仿真結(jié)果。由圖可知,XD(2)處的波形抖動較小,串?dāng)_幅值最大值為85 mV,不會影響信號的完整性。前仿真與后仿真的結(jié)果比較如表3 所示。
表3 布線前后仿真數(shù)據(jù)比較
上述結(jié)果基本一致,滿足系統(tǒng)信號完整性要求。
本文利用HyperLynx 軟件和元器件IBIS 模型對變電站狀態(tài)監(jiān)測系統(tǒng)無線節(jié)點進行了信號完整性分析和研究。對其中關(guān)鍵信號線進行了詳細的布線前和布線后仿真實驗,通過一系列有效措施抑制了信號的反射和串?dāng)_影響。由于DSP 和SRAM 之間數(shù)據(jù)收發(fā)率較高,因此時序問題就顯得十分重要。所以如何解決這一問題是下一步需要研究和改進的方面。
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