基于調(diào)頻連續(xù)波雷達目標(biāo)信號處理器研究*

黃燕群，黃 勇 ，蔡睿潔，趙進軍

(中國兵器工業(yè)第203研究所，西安 7 10065)

0 引言

調(diào)頻連續(xù)波雷達[1]在近距離動目標(biāo)航跡跟蹤、地面智能武器系統(tǒng)探測等方面具有很大的優(yōu)勢。

調(diào)頻連續(xù)波雷達由前端探測器和目標(biāo)信號處理器組成。前端探測器完成微波發(fā)射與目標(biāo)反射波接收;目標(biāo)信號處理器是控制雷達工作方式和動目標(biāo)解算的重要部件。目標(biāo)信號處理器的作用:一是提供連續(xù)波調(diào)制信號;二是解算運動目標(biāo)的跟蹤軌跡參數(shù)，同時把參數(shù)發(fā)送至系統(tǒng)決策控制單元。隨著雷達探測精度的提高，對目標(biāo)處理器的要求也不斷的提高，導(dǎo)致要處理的數(shù)據(jù)量增大，算法更加復(fù)雜。因此對目標(biāo)信號處理器的運算速度、實時性、工作穩(wěn)定性的要求越來越高。

文中采用高性能定點DSP[2]芯片，搭配FPGA芯片作為處理器的核心芯片，管理雷達啟動、信號采集、數(shù)據(jù)搬運、解算目標(biāo)參數(shù)的工作時序，以流水線方式處理數(shù)據(jù)流。DSP芯片完成算法解算、EDMA數(shù)據(jù)搬運;FPGA管理AD/DA數(shù)據(jù)轉(zhuǎn)換、天線掃描控制核，內(nèi)置FIFO數(shù)據(jù)緩沖池，協(xié)同DSP完成地面動目標(biāo)跟蹤解算。

1 調(diào)頻連續(xù)波雷達工作基本原理

首先了解調(diào)頻連續(xù)波雷達工作原理:調(diào)頻式連續(xù)波雷達的發(fā)射機天線和接收天線是獨立分開的，發(fā)射機根據(jù)調(diào)制信號產(chǎn)生連續(xù)高頻等幅波，其頻率在時間上按照調(diào)制波的規(guī)律變化。

由于動目標(biāo)的距離、運動改變了反射波的頻率，與發(fā)射波比較目標(biāo)反射波有了變化，目標(biāo)回波和發(fā)射機直接耦合過來的信號加到接收機的混頻器內(nèi)，在混頻器端輸出了差頻電壓，此時差頻電壓的頻率與目標(biāo)距離有關(guān)，差頻電壓經(jīng)過放大、濾波處理得到目標(biāo)信號處理器要處理的中頻信號。

圖1中三角波形實線Ft為發(fā)射波，三角波形虛線Fr為目標(biāo)的反射波，△f為頻偏，Tm為調(diào)制信號周期，S為目標(biāo)中頻信號，F(xiàn)b－(Fb+)為Ft與Fr的差頻，距離R，光速C與差頻關(guān)系如下式:

根據(jù)多普勒效應(yīng)可以求出運動目標(biāo)的徑向速度:

而目標(biāo)的角度則采用兩個通道的中頻信號進行和差法求得。

圖1 調(diào)頻雷達工作原理

2 目標(biāo)信號處理器總體設(shè)計

目標(biāo)信號處理器電路涉及模擬弱信號、高速數(shù)字信號;同時按指標(biāo)要求，且需兼顧處理器的功耗、實時性、冗余度、電磁兼容等性能指標(biāo)，因此在設(shè)計原理圖之前，對硬件電路進行全局規(guī)劃是必須的，圖2是目標(biāo)信號處理器的功能模塊圖。

圖2 目標(biāo)信號處理器的功能模塊圖

工作原理:系統(tǒng)上電，電壓穩(wěn)定后進入自檢，完成后處于就緒狀態(tài)，即低功耗模式;當(dāng)處理器接收到“啟動”指令后，邏輯控制模塊產(chǎn)生天線掃描控制信號，同時啟動調(diào)制波信號模塊、AD采集模塊;當(dāng)一組天線數(shù)據(jù)采集完成后，搬運到數(shù)據(jù)信號處理模塊[3]里的緩沖池，目標(biāo)解算;最后將動目標(biāo)參數(shù)通過通訊模塊發(fā)送至系統(tǒng)決策。

目標(biāo)信號處理器是軟件算法和硬件電路的結(jié)合，而硬件電路則是前提，對其要求也比較高。

2.1 硬件電路設(shè)計

文中用DSP、FPGA芯片分別作為數(shù)字信號處理模塊和邏輯控制模塊的核心器件。兩者搭配使用既可以發(fā)揮DSP的運算速度快，結(jié)構(gòu)成熟穩(wěn)定，易調(diào)試，高效運算復(fù)雜數(shù)學(xué)模型的優(yōu)點;又發(fā)揮了FPGA接口控制靈活，并行運算，定置資源豐富的特點。兩者的結(jié)合極大的提高了處理器的整體處理能力。

以下對各功能模塊做簡要的描述。

1)AD采集模塊。采用2個AD9224ARS芯片作為AD轉(zhuǎn)換芯片，使用差分輸入方式工作(如圖3所示)。

圖3 AD采集電路

圖4 DA接口電路

在AD芯片前端同時需要增加隔直流、LC慮波、單端轉(zhuǎn)差放大等措施，來提高信噪比，降低信號在傳輸過程的共模干擾噪聲;而AD的采樣時鐘及量化后的數(shù)據(jù)則由FPGA控制和保存。

2)調(diào)制波信號模塊。調(diào)制波信號由DA芯片生產(chǎn)模擬信號，經(jīng)后端的電壓處理電路而生成。FPGA控制AD5445YRU芯片的波形數(shù)據(jù)輸入以及時鐘、讀/寫等信號;AD5445YRU芯片輸出端設(shè)置電壓加法器、有源多級濾波器等處理電路，將電壓信號的幅值調(diào)整到相應(yīng)的范圍，電路如圖4所示。

3)邏輯控制模塊。邏輯控制模塊選用型號為EP3C55[4]的 FPGA芯片為主控制芯片，完成以下功能:

?內(nèi)置32位數(shù)據(jù)總線接口與DSP連接;

?控制AD/DA轉(zhuǎn)換、FIFO滿中斷、天線掃描等控制信號;

?定制FIFO數(shù)據(jù)緩沖結(jié)構(gòu)。

采用32位數(shù)據(jù)總線接口，一次DSP讀操作完成兩個通道數(shù)據(jù)的讀取，增加吞吐量;內(nèi)置FIFO形成乒乓結(jié)構(gòu)起數(shù)據(jù)緩沖的作用，以至不會打斷流水線作業(yè)，F(xiàn)PGA單周期工作流程如圖5所示。

FPGA接到啟動指令后，開始發(fā)送掃描天線，控制DA/AD轉(zhuǎn)換，當(dāng)FIFO的數(shù)據(jù)量到設(shè)定值時產(chǎn)生中斷，通知DSP搬運數(shù)據(jù)，搬完后進入下一次啟動等待。

4)數(shù)字信號處理模塊。數(shù)字信號處理模塊是雷達數(shù)據(jù)處理[4]的關(guān)鍵部件。文中采用TI公司的DSP芯片TMS320C6455[5]，屬于最新定點處理器，相比較以往6000系列具有更多的優(yōu)點:最高頻率1.2GHz;內(nèi)部的RAM空間2MByte;支持DDR2的外部接口總線。

為讓高主頻的DSP發(fā)揮出最大的處理能力，需要減少CPU存取數(shù)據(jù)的時間和減少被低速外設(shè)打斷的次數(shù)。

為此，首先DSP上電啟動Bootloader之后，把程序代碼拷貝到RAM內(nèi)部里面，減少讀取程序的時間;其次，DSP以EDMA方式搬運采樣數(shù)據(jù)，搬運數(shù)據(jù)和CPU處理算法可以并行處理;另外，L2內(nèi)存區(qū)內(nèi)置兩個數(shù)據(jù)緩沖池流水線方式處理數(shù)據(jù);最后是把低速外設(shè)交給FPGA管理。

考慮軟件算法以后的升級，TMS320C6455芯片有專門的 DDR2[6]接口管腳，外接兩片 MT47H64M16 DDR2芯片構(gòu)成32位DDR2內(nèi)存，此時雷達數(shù)據(jù)的緩沖可以設(shè)置在DDR2里面，讓L2 RAM只用作程序代碼空間，從而提高運行速度。

通訊模塊里由DSP的McBSP通道設(shè)置成SPI方式;外部接MAX3100芯片把SPI轉(zhuǎn)換成UART方式。數(shù)字信號處理模塊完成動目標(biāo)軌跡解算后，以串口方式把動目標(biāo)的參數(shù)發(fā)送給控制系統(tǒng)實施攻擊。

5)電源管理模塊。電源管理是高速信號處理板的重要部分，電源的電磁兼容性、紋波大小直接系統(tǒng)影響目標(biāo)信號處理器的各種性能指標(biāo)，目標(biāo)信號處理器的電磁兼容有以下特征:

?DSP芯片與外部DDR2總線的運行主頻比較高，易形成電磁干擾;

圖5 FPGA單周期工作流程

?算法對疊加在模擬信號上的噪聲比較敏感，易受干擾;

AD、DA芯片內(nèi)部數(shù)字地和模擬地是連通的，工作時鐘信號容易干擾AD前端(DA后端)的模擬信號。當(dāng)時鐘信號通過耦合方式混疊在模擬信號時，由于疊加干擾噪聲將出現(xiàn)混頻現(xiàn)象，引起解算后出現(xiàn)“野點”，導(dǎo)致目標(biāo)航跡跟蹤失敗。

因此，需從以下幾方面考慮抑制電磁干擾:

?數(shù)字/模擬電源和地分開走線，選擇恰當(dāng)?shù)墓驳攸c;

?模擬電源利用DC/DC電源芯片與線性電源兩級串聯(lián)結(jié)合供電，既起到降低功耗，又降低電源噪聲的效果;

?AD、DA芯片數(shù)字地、模擬地分別用磁珠連接，設(shè)置地壕溝防止數(shù)字信號電流經(jīng)過模擬地回流;

?設(shè)計上電時序控制電路，控制端口電壓、核電壓、鎖相環(huán)電壓上電時序，避免因上電時序錯誤造成的啟動失敗;其次控制系統(tǒng)的上電就緒時間;最后是防止上電瞬間電流過大(電源芯片以電荷泵方式工作和FPGA程序沒有加載程序?qū)е掠玫碾娏鬏^大)，拉低系統(tǒng)電壓，導(dǎo)致其它部件多次復(fù)位。

圖6 流水線工作原理簡圖

2.2 流水線處理數(shù)據(jù)

為了實現(xiàn)流水線方式，需要在DSP的L2級RAM(2Mbyte)設(shè)置2個數(shù)據(jù)緩沖區(qū)，保存上、下組天線掃描的數(shù)據(jù)，容量根據(jù)

采樣數(shù)據(jù)的大小而定;同時在FPGA設(shè)置個乒乓結(jié)構(gòu)FIFO數(shù)據(jù)緩沖池，如圖6所示。

流水線工作方式:

1)首先DSP啟動初始0組“開始指令”采集一組數(shù)據(jù)放置1#池;

2)接著DSP發(fā)送第1組“開始指令”，之后DSP處理1#數(shù)據(jù)，采集工作同時進行;

3)第1組數(shù)據(jù)存放在2#池;

4)接著DSP發(fā)送2組“開始指令”，之后DSP處理2#數(shù)據(jù);

5)第2組數(shù)據(jù)存放在1#池;

6)重復(fù)2)步驟。

直到接收到控制系統(tǒng)“結(jié)束掃描”指令，跳出循環(huán)。

目標(biāo)信號處理器的軟件流程如圖7所示，動目標(biāo)跟蹤算法做成函數(shù)形式供主程序調(diào)用。跟蹤算法主要涉及數(shù)字慮波、FFT快速傅里葉變換、卡爾曼航跡預(yù)估算法;其中利用周期內(nèi)FFT變換和多個三角波周期平均的方法解算出動目標(biāo)的點跡參數(shù)，再以此點跡為數(shù)據(jù)進行卡爾曼航跡預(yù)估，求解跟蹤軌跡。

圖7 DSP內(nèi)部流程圖

3 試驗結(jié)果

試驗環(huán)境情況:在動目標(biāo)(汽車)上安裝 GPS定位系統(tǒng)，雷達探測器放在公路的旁邊，目標(biāo)在400mm處，以30km/s速度向探測器方向行使，雷達進行單周16個天線組掃描，目標(biāo)信號處理器把解算出來點跡、跟蹤參數(shù)、GPS定位數(shù)據(jù)同時輸出到記錄裝置，結(jié)果如圖 8所示。

圖8 動目標(biāo)點擊、航跡及GPS圖

在圖8中左邊‘□’表示動目標(biāo)的點跡;中間‘×’表示動目標(biāo)的跟蹤軌跡;右邊直線表示GPS探測到目標(biāo)運動軌跡。

圖8中看出“野點”很少，零散的“野點”分布不影響跟蹤軌跡擬合，效果比較理想。

但存在不足之處:一是在目標(biāo)距離較遠時，點跡分布比較散;二是跟蹤軌跡與GPS測量的真實軌跡之間存在固定角度誤差。分析其原因:1)距離較遠時采樣信號幅值減弱，信噪比下降;2)測角用到和差法計算，兩通道的不平衡性造成小角度系統(tǒng)誤差。這部分工作進一步完善硬件電路和軟件算法數(shù)據(jù)補償后，將會取得良好的效果。

4 結(jié)論

文中目標(biāo)信號處理器的設(shè)計方案具有實時性強、結(jié)構(gòu)合理、工作穩(wěn)定、方便硬件升級等優(yōu)點;試驗表明:動目標(biāo)軌跡探測試驗顯著，在工程上能夠進一步推廣，滿足地面近距離動目標(biāo)探測系統(tǒng)。

[1]丁鷺飛，耿富錄.雷達原理[M].3版.西安:西安電子科技大學(xué)出版社，2005.

[2]于風(fēng)芹.TMS320C6000 DSP結(jié)構(gòu)原理與硬件設(shè)計[M].北京:北京航空航天大學(xué)出版社，2008.

[3]黑蕾，程剛.基于某測高雷達的數(shù)字信號處理器研究[J].彈箭與制導(dǎo)學(xué)報，2009，29(3):269 －272.

[4]何友，修建娟，張晶煒，等 雷達數(shù)據(jù)處理及應(yīng)用[M].北京:電子工業(yè)出版社，2006.

[5]MS320C6455 Fixed-Point Digital Signal Processor[M].TI公司.

[6]TMS320C645x DSP DR2 Memory Controller Use’s Guide[M].TI公司.