基于可編程邏輯器件的彈載存儲(chǔ)測試儀

王永芳，范錦彪，王 燕

（1.中北大學(xué)電子測試技術(shù)國家重點(diǎn)實(shí)驗(yàn)室，山西 太原 030051；2.儀器科學(xué)與動(dòng)態(tài)測試教育部重點(diǎn)實(shí)驗(yàn)室，山西 太原 030051）

0 引言

彈載存儲(chǔ)測試是在被測裝置體內(nèi)置微型存儲(chǔ)測試儀，對被測裝置無影響或影響在允許范圍的條件下，現(xiàn)場實(shí)時(shí)完成信息采集與存儲(chǔ)，事后回收測試，由計(jì)算機(jī)處理和再現(xiàn)被測信息的一種動(dòng)態(tài)測試技術(shù)［1］。

高性能火炮發(fā)射時(shí)的高膛壓、高初速使記錄儀中電路模塊的抗沖擊能力成為測試能否成功的關(guān)鍵，而慣性短時(shí)飛行的特點(diǎn)要求信號(hào)采樣頻率高，記錄時(shí)間短。雖然各種測試裝置經(jīng)過處理后均能滿足抗高過載的要求，但是因?yàn)閱纹瑱C(jī)容易跑飛［2］，很難實(shí)現(xiàn)對被測信號(hào)的高速采樣與存儲(chǔ)；專用集成芯片ASIC功能固定，需添加電路模塊，進(jìn)而會(huì)造成硬件體積偏大，增大整個(gè)系統(tǒng)的體積［3］。為此，本文提出了基于CPLD的可編程彈載姿態(tài)存儲(chǔ)測試儀。

1 基于單片機(jī)的存儲(chǔ)測試儀與CPLD

測試儀的區(qū)別主要在于主控芯片實(shí)現(xiàn)上的不同，主控芯片的功能是對整個(gè)電路的電源管理及電路各個(gè)模塊的時(shí)序控制和與計(jì)算機(jī)通信模塊。主控芯片目前主要有單片機(jī)、ASIC和CPLD。但本實(shí)驗(yàn)室自主研發(fā)的專用集成芯片HB0202，開發(fā)周期長，成本高，功能固定，不能更改，應(yīng)用時(shí)經(jīng)常需要額外增加電路部分，會(huì)增加系統(tǒng)體積，并且由于國內(nèi)制作工藝的問題，有時(shí)會(huì)出現(xiàn)功能不穩(wěn)定的情況?；趩纹瑱C(jī)的存儲(chǔ)測試儀的軟件流程圖如圖1所示。

圖1 單片機(jī)存儲(chǔ)測試儀軟件流程圖Fig.1 Software flow chart of MCU memory tester

單片機(jī)作用在有較強(qiáng)電磁干擾或惡劣的環(huán)境下，雖然在設(shè)計(jì)時(shí)可能針對特定環(huán)境采取了一些保護(hù)措施，諸如外殼屏蔽、電磁隔離等方法，但還是較難徹底解決程序運(yùn)行中可能產(chǎn)生的跑飛現(xiàn)象，達(dá)不到要求。并且，單片機(jī)因?yàn)橥庠O(shè)所限，一般幾個(gè)到十幾個(gè)脈沖輸出口，往往需要多片單片機(jī)來實(shí)現(xiàn)。

單片機(jī)是執(zhí)行代碼的器件，代碼只能逐句運(yùn)行，限制其最大采樣頻率的“瓶頸”在于寫數(shù)據(jù)到FLASH中的速度，在數(shù)據(jù)轉(zhuǎn)換、傳輸和寫入的采樣過程中，寫入占據(jù)了大部分的采樣時(shí)間。

目前的存儲(chǔ)測試儀主要為單次性單變采樣，功能固定，難以擴(kuò)展，不能適應(yīng)多條件的測試要求。CPLD芯片具有集成度高、速度快、可自定義其功能及其可重復(fù)編程和反復(fù)擦寫等優(yōu)點(diǎn)［4］。并且彈載存儲(chǔ)測試在不同條件下，尤其是在研發(fā)階段需要測試裝置在不同采樣頻率下的數(shù)據(jù)。而CPLD芯片為復(fù)雜可編程邏輯器件，集成度高，可反復(fù)擦寫上千次，使用靈活。CPLD是邏輯陣列，I／O口均可以作為脈沖輸出口，里面有很多基本的邏輯單元可以方便地實(shí)現(xiàn)計(jì)數(shù)、分頻等功能，且芯片性能穩(wěn)定，具有很高的抗沖擊性能，并且與沖擊方向無關(guān)［5］。同時(shí)CPLD管腳之間的延遲時(shí)間為納秒級(jí)，且內(nèi)部程序?yàn)椴⑿袌?zhí)行，相對于程序順序執(zhí)行的單片機(jī)來說，在處理速度上有絕對的優(yōu)勢，可處理高達(dá)幾十兆赫茲的采樣信號(hào)。因此，CPLD芯片應(yīng)用于彈載存儲(chǔ)測試具有明顯的優(yōu)勢。

2 基于CPLD的存儲(chǔ)測試儀

本文提出的彈載存儲(chǔ)測試儀增加了上電前的編程設(shè)計(jì)，通過計(jì)算機(jī)發(fā)送編程指令到裝置，編程軟件為Visual Basic6.0，界面如圖2所示。測試儀可以根據(jù)實(shí)際情況設(shè)定信號(hào)采樣頻率和存儲(chǔ)器容量，同時(shí)增加了是否防誤上電及負(fù)延遲時(shí)間選擇，還可根據(jù)實(shí)際情況設(shè)置默認(rèn)值，通過設(shè)計(jì)CPLD芯片的邏輯設(shè)定常用的值為默認(rèn)值，省去每次測試編程的步驟。

圖2 測試儀編程界面Fig.2 Programming interface of the test

本文實(shí)現(xiàn)的CPLD存儲(chǔ)測試儀可以實(shí)現(xiàn)高達(dá)200kHz的采樣頻率，同時(shí)還具有防誤上電、采樣頻率可選、負(fù)延遲容量可選的功能，整體流程圖如圖3所示。

2.1 防誤上電原理

CPLD的龐大的邏輯陣列可以輕松地實(shí)現(xiàn)計(jì)數(shù)器和觸發(fā)器，可以通過編程設(shè)定上電延遲時(shí)間，外部一上電觸發(fā)計(jì)數(shù)器根據(jù)外部提供的時(shí)鐘信號(hào)開始計(jì)時(shí)，若上電持續(xù)時(shí)間達(dá)到設(shè)定時(shí)間則完成上電操作，否則系統(tǒng)仍然處于休眠狀態(tài)。本測試儀針對不同的實(shí)驗(yàn)環(huán)境，防誤上電時(shí)間設(shè)計(jì)了5種：2.1s、4.2s、8.4s、16.77s、33.55s。

圖3 CPLD存儲(chǔ)測試儀軟件流程圖Fig.3 Software flow chart of CPLD memory tester

2.2 采樣頻率選擇原理

測試儀的AD轉(zhuǎn)換芯片采用的是Analog Devices公司的芯片AD7472，轉(zhuǎn)換精度為12bit，信噪比高，轉(zhuǎn)換時(shí)間為880ns，處理能力為1.5MSPS，AD7472在CONVST的時(shí)鐘的下降沿開始轉(zhuǎn)換，因此AD的轉(zhuǎn)換頻率是由CONVST決定的。而CPLD內(nèi)部的程序都是并行運(yùn)行的，運(yùn)行時(shí)間為納秒級(jí)，因此可以輕松實(shí)現(xiàn)高速率采樣。只要通過CPLD編程設(shè)定內(nèi)部計(jì)數(shù)器和觸發(fā)器的觸發(fā)條件即可將提供的時(shí)鐘信號(hào)進(jìn)行分頻得到相應(yīng)頻率的CONVST信號(hào)。因被測炮彈在空中飛行的時(shí)間為十幾秒，故測試儀根據(jù)精度的不同信號(hào)采樣頻率有三種：50kHz、100kHz和200kHz。

2.3 負(fù)延遲容量選擇原理

測試儀的存儲(chǔ)總?cè)萘?12K×12bit，存儲(chǔ)器的存儲(chǔ)數(shù)據(jù)的地址信號(hào)是由CPLD產(chǎn)生的，因此若要實(shí)現(xiàn)不同的負(fù)延遲容量只要改變內(nèi)部程序中的觸發(fā)后產(chǎn)生的地址信號(hào)個(gè)數(shù)即可。測試儀上電開始采樣后，存儲(chǔ)器將采樣數(shù)據(jù)循環(huán)存入存儲(chǔ)器中，地址信號(hào)隨著數(shù)據(jù)的存入依次加1，當(dāng)觸發(fā)信號(hào)到來時(shí)，測試電路觸發(fā)，進(jìn)入負(fù)延遲工作狀態(tài)，即計(jì)數(shù)器計(jì)數(shù)達(dá)到設(shè)定個(gè)數(shù)后停止采樣，最后一位地址信號(hào)存入地址計(jì)數(shù)器，等待數(shù)據(jù)讀出，隨后計(jì)算機(jī)讀出測試數(shù)據(jù)，地址信號(hào)依次加1，當(dāng)計(jì)算機(jī)讀完規(guī)定長度的數(shù)據(jù)后，地址計(jì)數(shù)器又回到凝固態(tài)。根據(jù)有效數(shù)據(jù)在前或在后，信號(hào)的采樣策略分為兩種：一種負(fù)延遲為128K×12bit（有效數(shù)據(jù)在后），一種為負(fù)延遲為384K×12bit（有效數(shù)據(jù)在前）。

3 實(shí)驗(yàn)驗(yàn)證

主控芯片采用可抗高過載的芯片XCR3064XL，經(jīng)實(shí)驗(yàn)證明可以承受30 000 g的過載。根據(jù)應(yīng)用場合的設(shè)備承受的沖擊過載范圍，用環(huán)氧樹脂對裝置進(jìn)行真空灌封處理，設(shè)計(jì)了抗沖擊機(jī)械殼體，將電路固結(jié)在保護(hù)殼中以抗高過載。經(jīng)過上述處理，測試儀能夠承受高達(dá)10 000 g的過載。測試儀尺寸小，僅為Φ30×60mm。

本存儲(chǔ)測試儀功耗低，休眠狀態(tài)電流為0.2 μA，待觸發(fā)態(tài)電流為5.6mA，觸發(fā)后電流變?yōu)?2 mA，采樣完畢后電流僅為0.42mA。

為了驗(yàn)證該測試儀的性能和精度，進(jìn)行了大量的實(shí)驗(yàn)室靜態(tài)測試。將測試儀在三維無磁性轉(zhuǎn)臺(tái)上進(jìn)行飛行體運(yùn)動(dòng)的模擬實(shí)驗(yàn)，試驗(yàn)結(jié)束后將轉(zhuǎn)臺(tái)閃存數(shù)據(jù)與測試儀的數(shù)據(jù)進(jìn)行比較，計(jì)算出測量誤差，進(jìn)而驗(yàn)證測試儀的可靠性。

考核所使用的無磁性轉(zhuǎn)臺(tái)全部由木質(zhì)和鋁質(zhì)材料改造而成，可實(shí)現(xiàn)自轉(zhuǎn)、俯仰、偏航的三維運(yùn)動(dòng)，模擬彈體飛行。頻率調(diào)節(jié)范圍：0～60Hz。俯仰角度、偏航角度范圍±180°。轉(zhuǎn)臺(tái)使用靈敏度高的脈沖碼盤，對俯仰、偏航的輸出角度值將精確到0.1°，縮小了因轉(zhuǎn)臺(tái)精度低引起的誤差，提高了測量精度［6］。

加速度考核方法采用離心加速度的方法，先測量好裝置安裝半徑r，然后設(shè)定轉(zhuǎn)速，設(shè)定裝置采樣頻率，實(shí)驗(yàn)結(jié)束后將轉(zhuǎn)臺(tái)測試結(jié)果根據(jù)a＝w2×r，計(jì)算出加速度值與測試儀的數(shù)據(jù)進(jìn)行比較。測試結(jié)果如表1和表2所示。

表1 X軸加速度精度考核數(shù)據(jù)表Tab.1 X－axis acceleration data accuracy assessment table

表2 Y軸加速度精度考核數(shù)據(jù)表Tab.2 Y －axis acceleration data accuracy assessment table

角速度考核方法為預(yù)先設(shè)定轉(zhuǎn)臺(tái)轉(zhuǎn)速，裝置預(yù)先編程設(shè)定不同的采樣頻率，測試結(jié)束后根據(jù)讀數(shù)軟件讀出值，與轉(zhuǎn)臺(tái)閃存讀出數(shù)據(jù)進(jìn)行比較。測試結(jié)果如表3和表4所示。

表3 Y軸角速度精度考核表Tab.3 Y －axis angular velocity accuracy assessment table

表4 Z軸角速度考核精度表Tab.4 Z－axis angular velocity accuracy assessment table

經(jīng)計(jì)算不同采樣頻率下測試結(jié)果基本一致，角速度絕對誤差最大值為1.15%，誤差主要來源于測量誤差。加速度絕對誤差最大值為0.27%，誤差主要來源于為測量誤差，誤差大小達(dá)到測試要求，測試結(jié)果與轉(zhuǎn)臺(tái)數(shù)據(jù)得到很好的吻合。

4 結(jié)論

本文提出了基于復(fù)雜可編程器件的彈載存儲(chǔ)測試儀。測試儀采用可反復(fù)擦寫的CPLD芯片作為主控芯片，利用其內(nèi)部豐富的邏輯單元實(shí)現(xiàn)了可高速采樣且使用靈活的存儲(chǔ)測試方案，設(shè)計(jì)通過休眠防止誤上電；通過并行實(shí)現(xiàn)高速率采樣，通過分頻實(shí)現(xiàn)50kHz、100kHz和200kHz三種頻率可選；通過計(jì)數(shù)實(shí)現(xiàn)8K×12bit、448K×12bit負(fù)延遲可選。測試儀具有抗高過載，穩(wěn)定可靠，低功耗，尺寸小，成本低等優(yōu)點(diǎn)，適用于彈載存儲(chǔ)測試。同時(shí)測試儀的電路部分使用靈活，適用性好，還可應(yīng)用于其他短時(shí)間的動(dòng)態(tài)測試。

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