一種基于FPGA的直擴信號檢測器設計

周 沖，詹 毅，張福洪

(杭州電子科技大學通信工程學院，浙江杭州310018)

0 引言

非合作條件下的直擴信號檢測，是指通過已接收到的信號，判斷出是否存在直擴信號傳輸，這是后續(xù)信號處理工作如參數(shù)估計乃至解調的先決條件。直擴信號的快速和自動化檢測是一個很重要的研究課題，在現(xiàn)代電子戰(zhàn)領域里處于特別有利的地位。迄今為止，國內外眾多學者對直擴信號檢測已做了大量的研究，提出了能量法［1］，延時相關法［2］，高階累積量法［3］，波動相關法［4］等不同的檢測方法，其中基于波動相關法的直擴信號檢測方法利用了周期性直擴信號擴頻碼周期性的特征來積累，可以在較低的信噪比下快速準確地檢測出直擴信號。利用FPGA作為信號的高速處理平臺，可以滿足在現(xiàn)代電子戰(zhàn)領域中對寬帶直擴信號的實時偵查需要。本文從處理速度和適合信號處理等方面考慮，選擇XILINX公司的Virtex－5系列芯片XC5VSX240T作為處理平臺，采用Verilog語言編程，設計并實現(xiàn)了一種基于波動相關法的直擴信號檢測系統(tǒng)。功能仿真表明，此系統(tǒng)在較低的信噪比下具有良好的檢測性能，具有較高的工程應用價值。

1 算法原理

接收到的BPSK調制的直擴信號可以建模為:

A是接收到的信號的幅度，d(t)是原始信號，di是原始碼序列，Td是代表原始信息碼寬度，g(t)是門函數(shù)符號，p(t)是擴頻信號，pj是擴頻序列，Tp代表擴頻碼寬度，偽碼周期可以定義成T0=NTp，N是一個周期偽隨機序列元素個數(shù)，φ0是均勻分布于(0，2)區(qū)間的初始相位，n(t)代表加性噪聲。一般地，一個周期的偽隨機碼調制一個信源比特，則有Td=T0。首先給出波動相關法檢測流程如圖1所示。

圖1 波動相關法流程圖

首先把接收到的信號x(t)切割成固定長度的M個非重疊窗［4，5］，每個窗長為T。對于每個窗，都有關于自身的自相關函數(shù)然后對每個Rxx()平方后求平均得到自相關函數(shù)二階矩:

雖然各次獨立處理獲得的自相關函數(shù)Rxx()的絕對值在各碼周期的整數(shù)倍處不一定會出現(xiàn)相關峰，但多次獨立處理結果的迭加就會使每個碼周期整數(shù)倍處出現(xiàn)相關峰的概率增加。由于噪聲相關譜線的隨機性，迭加處理能夠同時起到平滑噪聲的作用，使得所需相關峰更易被檢測到。

2 FPGA實現(xiàn)整體規(guī)劃

如圖2所示是直擴信號檢測器整體框圖，由多個子模塊構成的。

圖2 系統(tǒng)整體框圖

由于浮點數(shù)可以在更大的動態(tài)范圍內提供更高的分辨率，為了防止數(shù)據(jù)處理過程中出現(xiàn)溢出問題，本檢測系統(tǒng)內部處理的數(shù)據(jù)格式全部采用IEEE 754標準的32位單精度浮點數(shù)。

3 關鍵模塊設計

3.1 數(shù)據(jù)格式轉換模塊

包括定點數(shù)轉浮點模塊和浮點數(shù)轉定點模塊。在本系統(tǒng)中，定點數(shù)轉浮點模塊的輸入是16位有符號定點數(shù)，其中7位整數(shù)位，8位小數(shù)位。輸出信號是標準的32位單精度浮點數(shù)，其中8位指數(shù)，23位尾數(shù)。電路實現(xiàn)例化了兩個floating point IP核，分別處理I路和Q路的輸入數(shù)據(jù)，并將輸出送到補零模塊。

浮點數(shù)轉定點模塊作用剛好相反，它將一路單精度浮點數(shù)轉換成16位有符號定點整數(shù)。電路例化了一個floating point IP核，輸入信號端口對應平滑模塊的輸出數(shù)據(jù)端，輸入使能對應平滑模塊的輸出使能。經(jīng)過轉換后的有效的定點數(shù)送到監(jiān)控PC機上，用matlab軟件做一次門限檢測就可以判斷是否存在直擴信號，如果存在，繼續(xù)估計其偽碼周期值。

3.2 補零模塊

根據(jù)自相關算法理論［6］，補零模塊是自相關運算的一部分，作用是將每個長度為T的數(shù)據(jù)窗的部分數(shù)據(jù)設為零，如圖2虛線框所示，上面的“補零3T/4”模塊是將每個窗的后3/4部分數(shù)據(jù)賦為零，在設計實現(xiàn)時，用一個大小為T的計數(shù)器，當計數(shù)值大于T/4時將數(shù)據(jù)賦零，賦零后輸出的I，Q兩路送到FFT模塊;圖2虛線框下面的“補零T/2”模塊是將每個窗的后1/2部分數(shù)據(jù)設為零，同樣賦零操作可以用計數(shù)器實現(xiàn)。

3.3 FFT和IFFT模塊

FFT和IFFT模塊實現(xiàn)T點的變換，整個系統(tǒng)共例化3個fast fourier transform IP核，兩個用于FFT，一個用于IFFT。另外，圖2虛線框內示出了FFT輸出的上一路和下一路要共軛相乘后再將結果送到IFFT模塊，根據(jù)復數(shù)共軛相乘規(guī)則:

需要用到4個浮點數(shù)乘法器和兩個浮點數(shù)加法器，設計時可以通過例化6個floating point IP核實現(xiàn)。

3.4 模平方模塊

模平方模塊的作用是對輸入的復數(shù)求模平方，輸出一路數(shù)據(jù)，該模塊的輸入是IFFT模塊的I，Q兩路輸出。設計實現(xiàn)例化了兩個浮點數(shù)乘法器和一個加法器，兩乘法器分別實現(xiàn)I路和Q路數(shù)據(jù)的平方，加法器將兩平方結果相加，這樣就實現(xiàn)了浮點復數(shù)的模平方。

3.5 平滑模塊

平滑模塊作用就是式3所示的求平均操作，實現(xiàn)T/4長數(shù)據(jù)的平滑，平滑次數(shù)M由外部端口輸入，取輸入的每個窗的前T/4個數(shù)據(jù)相加，相加的臨時數(shù)據(jù)存放在一個32(T/4)規(guī)格的簡單雙端口存儲器里，由于存儲容量較大，設計時直接采樣IP核例化一個塊存儲器(BRAM)。根據(jù)式2，當M段數(shù)據(jù)迭加起來后需要除以常數(shù)M求出平均值。如果直接將此平均值送到下一個模塊中，由于定點數(shù)表示的范圍小于浮點數(shù)，格式轉換會產(chǎn)生溢出，所以還要繼續(xù)除以一個常數(shù)N使得格式轉換不會溢出。在電路設計時，例化一個浮點數(shù)除法器，其中被除數(shù)為MN，MN的具體值由外部端口輸入。

平滑實現(xiàn)流程具體如下:

(1)輸入數(shù)據(jù)和存儲器讀出的臨時數(shù)據(jù)按對應次序相加;

(2)加法結果寫到存儲器，覆蓋原讀出的數(shù)據(jù);

(3)重復步驟(1)和(2)M－1次;

(4)(3)的結果除以常數(shù)MN;

(5)輸出M次平滑結果。

4 硬件實現(xiàn)分析

采用本文的設計方法實現(xiàn)直擴信號檢測器，在ISE12.3平臺上進行邏輯綜合和布局布線，工作時鐘可以達到250MHz。布局布線后占用的部分硬件資源如表1所示。

表1 直擴信號檢測器占用的硬件資源情況

5 仿真驗證

外部輸入信號預設:直擴信號x(t)采樣率40kHz，碼速率20kHz，載頻4kHz，信噪比－10dB，BPSK調制，偽碼周期6.35ms。檢測系統(tǒng)切割數(shù)據(jù)窗長為1k點，F(xiàn)FT和IFFT的變換長度也為1k。

(1)在ModelSim中進行功能仿真，分別做15次和30次平滑，MATLAB上相關峰檢測結果如圖3所示，相鄰相關峰的間距剛好等于偽碼周期12.7ms。仿真結果表明，本系統(tǒng)可以很好地檢測出低信噪比下的直擴信號，平滑次數(shù)越多，峰值越明顯，檢測性能就越好。

(2)完全用MATLAB做波動相關仿真的檢測結果如圖4所示，再與HDL設計的仿真結果圖3對比，可以看出，在相同平滑次數(shù)條件下，基于FPGA的檢測器檢測輸出信噪比和完全用MATLAB仿真的輸出信噪比是一致的，說明本FPGA設計性能良好。

圖3 HDL設計的仿真結果圖

圖4 完全用MATLAB仿真的檢測結果

6 結束語

本文以FPGA為硬件設計平臺，ISE為設計工具設計實現(xiàn)的一種直擴信號檢測系統(tǒng)，給出了系統(tǒng)模型以及各個模塊的設計思路。仿真結果表明該FPGA設計性能良好穩(wěn)健，處理速度快，具有較高的工程應用價值。

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