基于PowerPC的1553B總線設(shè)計(jì)

郭立俊 楊志謙

(中國電子科技集團(tuán)公司第38研究所 合肥 230088)

1 引言

1553B總線是MIL－STD－1553總線的簡稱，是一種集中式時(shí)分串行總線方式，主要功能特點(diǎn)有分布處理、集中控制和實(shí)時(shí)響應(yīng)等，其可靠性機(jī)制包括防錯(cuò)、容錯(cuò)及錯(cuò)誤的檢測與定位、錯(cuò)誤的隔離、錯(cuò)誤的校正、系統(tǒng)監(jiān)控、系統(tǒng)功能恢復(fù)、系統(tǒng)冗余設(shè)計(jì)等，保證了指令傳輸?shù)目煽啃裕?］。綜合起來分為以下幾個(gè)特點(diǎn):一是實(shí)時(shí)性好，數(shù)據(jù)傳輸率為1Mbps，每個(gè)消息最多有32個(gè)bytes;二是有效的差錯(cuò)控制和命令方式，為了確保數(shù)據(jù)傳輸?shù)耐暾?，?shù)據(jù)總線采取了合理的差錯(cuò)控制措施——反饋重傳糾錯(cuò)方法;三是總線效率高，總線形式的拓?fù)浣Y(jié)構(gòu)對總線效率要求高，為此1553B總線對涉及總線效率指標(biāo)的某些強(qiáng)制性要求如消息間隔時(shí)間、響應(yīng)時(shí)間及每次消息傳輸最大和最小數(shù)據(jù)塊的長度都有嚴(yán)格限制;四是有命令/響應(yīng)及“廣播”通訊方式。

需要傳輸?shù)男畔⑶对谟上?gòu)成的信息幀中。每個(gè)消息包含數(shù)目不同的字，有控制字、狀態(tài)字和數(shù)據(jù)字等，每個(gè)字占用20個(gè)時(shí)鐘周期，其中前3個(gè)時(shí)鐘周期為標(biāo)志位，用于區(qū)分字的類型，最后一個(gè)時(shí)鐘周期為奇偶校驗(yàn)位，其余16個(gè)時(shí)鐘周期為有效信息位。

PowerPC是嵌入式系統(tǒng)設(shè)計(jì)的發(fā)展趨勢，不僅具備了一般嵌入式系統(tǒng)的高可靠性的優(yōu)點(diǎn)，而且絕大部分的功能都是在一個(gè)芯片中完成設(shè)計(jì)，集成度高、穩(wěn)定性好，可以滿足軍事設(shè)備的研制及批量生產(chǎn)要求。可以廣泛地應(yīng)用于數(shù)據(jù)采集系統(tǒng)和復(fù)雜的多CPU的分布式控制系統(tǒng)中，并且通過在線重構(gòu)FPGA內(nèi)部的邏輯設(shè)計(jì)，方便實(shí)現(xiàn)系統(tǒng)功能升級［2］。

2 系統(tǒng)架構(gòu)

根據(jù)系統(tǒng)功能模塊劃分可以得出功能模塊示意圖如圖1所示，PC機(jī)主要作為控制和顯示終端，通過網(wǎng)絡(luò)接口連接功能插件。功能插件主要包括電源輸入模塊、SDRAM、存儲(chǔ)器、內(nèi)嵌 PowerPC硬核的FPGA、匹配接口電路以及程序加載電路等，通過調(diào)用FPGA內(nèi)對應(yīng)的IP核，能夠快速方便的實(shí)現(xiàn)接口功能，達(dá)到深嵌入式的系統(tǒng)設(shè)計(jì)，符合功耗低、體積小、功能強(qiáng)的航空設(shè)計(jì)理念?？偩€轉(zhuǎn)換器又稱模擬收發(fā)器，是1553B接口總線的關(guān)鍵部件，采用雙向碼的曼徹斯特碼，本身包含了自定時(shí)信息，它能與變壓器耦合相協(xié)調(diào)，作為模擬發(fā)送器時(shí)，主要是接受曼徹斯特II型單相TTL數(shù)據(jù)并將其轉(zhuǎn)化為差分的相位調(diào)制的雙相1553B總線數(shù)據(jù);作為模擬接收器時(shí)主要是將總線上的1553B類型的雙相差分?jǐn)?shù)據(jù)轉(zhuǎn)變?yōu)閱蜗嗟腡TL電平數(shù)據(jù)。

系統(tǒng)的硬件設(shè)計(jì)圍繞FPGA芯片以及外圍接口電路器件展開，F(xiàn)PGA一方面完成控制系統(tǒng)的指令處理和反饋，另一方面解決1153B通信協(xié)議的開發(fā)。在硬件設(shè)計(jì)中，1553B協(xié)議模塊掛接在Power-PC的OPB總線上，為了方便與PC機(jī)通訊，還掛接了一個(gè)UART和LAN的IP核，連接OPB總線到外部芯片的數(shù)據(jù)、地址和控制信號(hào)產(chǎn)生滿足1553B接口芯片讀寫時(shí)序要求的接口信號(hào)，從而使PPC硬核能夠控制接口片，實(shí)現(xiàn)對其內(nèi)部寄存器和RAM的讀寫操作。

圖1 系統(tǒng)模塊示意圖

3 硬件設(shè)計(jì)

3.1 硬件系統(tǒng)概述

在本系統(tǒng)設(shè)計(jì)中，硬件設(shè)備主要包括一片Xilinx公司的XC5VFX30T FPGA芯片和1553B總線的協(xié)議芯片DDC公司的BU－61580，設(shè)計(jì)的主要思想是充分利用FPGA芯片的片上資源，構(gòu)建一個(gè)以PowerPC440處理器硬核為核心的嵌入式計(jì)算機(jī)系統(tǒng)，在FPGA芯片內(nèi)部實(shí)現(xiàn)此系統(tǒng)的應(yīng)用軟件程序存儲(chǔ)、總線架構(gòu)、地址譯碼和系統(tǒng)調(diào)試等功能，設(shè)計(jì)的重點(diǎn)工作是FPGA的用戶接口對61580控制時(shí)序生成，系統(tǒng)結(jié)構(gòu)框圖見2所示。

其中JTAG調(diào)試連接PowerPC微處理器核和JTAG鏈;reset核控制FPGA內(nèi)各功能模塊的reset復(fù)位信號(hào);PowerPC有PLB和OPB兩種總線，與各外設(shè)IP核相連，用戶自定義的IP核mycore連接到OPB總線上，用于產(chǎn)生協(xié)議芯片的控制時(shí)序，實(shí)現(xiàn)對其讀寫等操作，另外，協(xié)議芯片的中斷信號(hào)直接接到PowerPC核的中斷輸入管腿。

3.2 FPGA 芯片

FPGA芯片選用Xilinx公司的XC5VFX30T型號(hào)，內(nèi)嵌PowerPC 440處理器硬核，包括36K bit的塊RAM，運(yùn)行頻率高達(dá)550MHz，內(nèi)核性能高于1000DMIPS，7級流水線，每個(gè)工作周期可執(zhí)行多條指令，32KB64路組關(guān)聯(lián)一級指令或數(shù)據(jù)高速緩存;128位處理器局部總線結(jié)構(gòu)，用于連接DDR2存儲(chǔ)器控制器的專用接口;PPC440嵌入式模塊與基于FPGA的協(xié)處理器的直接連接。

除了以下資源和結(jié)構(gòu)上優(yōu)點(diǎn)以外，作為FPGA片上系統(tǒng)的解決方案，具有FPGA現(xiàn)場邏輯可編程調(diào)試、IP核重復(fù)利用、硬件集成度高等特點(diǎn);同時(shí)，Xilinx公司提供專用的軟件開發(fā)工具和調(diào)試工具，也使得系統(tǒng)應(yīng)用程序編程、調(diào)試和下載靈活方便，所有的這些優(yōu)勢，決定了深嵌入式設(shè)計(jì)方式成為未來的發(fā)展趨勢。

圖2 系統(tǒng)結(jié)構(gòu)框圖

3.3 協(xié)議芯片

1553B總線接口電路協(xié)議芯片采用DDC公司的BU－61580系列，具有可編程功能，用戶只需配置相應(yīng)的寄存器和芯片內(nèi)部的RAM即可完成對通信初始化配置，所有通信協(xié)議的實(shí)現(xiàn)全部由芯片內(nèi)部硬件邏輯自動(dòng)實(shí)現(xiàn)。器件可以選擇在12MHz和16MHz兩種時(shí)鐘頻率下工作，內(nèi)部具有雙收發(fā)器、編解碼器、內(nèi)存管理和中斷控制邏輯等功能，此外，還提供了一個(gè)4K Bytes的內(nèi)部共享靜態(tài)RAM和與PowerPC微處理器總線之間的緩沖接口，軟件接口包括17個(gè)內(nèi)部操作寄存器、8個(gè)測試寄存器和64K Bytes的共享存儲(chǔ)器地址空間。

3.4 電路設(shè)計(jì)

圖3 接口電路原理圖

1553B總線接口硬件電路如圖3所示，協(xié)議芯片的數(shù)據(jù)線、地址線和控制線連接到帶有處理器硬核的FPGA芯片，完成與FPGA芯片連接，也即作為FPGA芯片的一個(gè)外設(shè)器件，硬件構(gòu)建結(jié)束后，通過軟件工具調(diào)用相對應(yīng)的IP程序包，解決硬件設(shè)備驅(qū)動(dòng)，形成可構(gòu)建的處理器系統(tǒng)。

BU-61580所有控制信號(hào)由FPGA的譯碼電路產(chǎn)生，通過中斷方式與PowerPC處理器核通信，輸出端通過兩個(gè)耦合變壓器與外部的1553B總線連接，用6位的開關(guān)電路設(shè)置終端地址?？梢栽O(shè)置微處理器核的等待方式受READY信號(hào)控制，BU－61580選擇非零等待方式，在微處理器對協(xié)議芯片進(jìn)行并行總線讀寫操作時(shí)，BU－61580內(nèi)部邏輯電路若有操作時(shí)，微處理器需要等待 BU-61580 準(zhǔn)備好［3］。

4 1553B總線協(xié)議接口的設(shè)計(jì)與仿真

完成硬件構(gòu)架后，根據(jù)系統(tǒng)任務(wù)需求配置相應(yīng)軟件驅(qū)動(dòng)和應(yīng)用程序，系統(tǒng)就可以進(jìn)行工作。通過PowerPC硬核來初始化芯片內(nèi)部RAM，然后配置RT(遠(yuǎn)程終端)的一組狀態(tài)寄存器，用來控制RT的工作狀態(tài)。數(shù)據(jù)傳輸后，RT對總線上接收到的命令字和數(shù)據(jù)字進(jìn)行譯碼，并存放到接收緩沖單元中，硬核處理器將緩沖單元中的數(shù)據(jù)存放到RAM中，并根據(jù)接收到的命令字將所需要的數(shù)據(jù)字存放到發(fā)送緩沖單元中，遠(yuǎn)程終端控制器組織狀態(tài)字，將其和緩沖單元中的數(shù)據(jù)字重新編碼，最后發(fā)送到OPB總線上。在整個(gè)系統(tǒng)設(shè)計(jì)上，從IP核的選擇，BSP包驅(qū)動(dòng)的生成，到1553B協(xié)議程序的編寫是一個(gè)緊密的過程，具體參見軟件系統(tǒng)框圖4所示。Xilinx提供了一種總線和用戶邏輯的接口IPIF(IP Interface)，利用它解決接口信號(hào)和總線協(xié)議，在用戶邏輯看來，IPIF表現(xiàn)為一系列對應(yīng)的接口信號(hào)，兩者共同構(gòu)成了用戶 IP 核［4］。

在總線接口模塊設(shè)計(jì)中，曼徹斯特編解碼是實(shí)現(xiàn)系統(tǒng)功能的核心內(nèi)容，所以系統(tǒng)研究的重點(diǎn)是驗(yàn)證編碼數(shù)據(jù)和解碼數(shù)據(jù)的正確性。為了觀察曼徹斯特編解碼是否正確，擬采用Xilinx系列的ChipScope邏輯分析儀工具觀察系統(tǒng)仿真波形［5］，serial－data是發(fā)模塊經(jīng)過編碼處理后的串行數(shù)據(jù)，rx－word是接收模塊經(jīng)過解碼得到的16bit并行數(shù)據(jù)，通過對比圖5所示的數(shù)據(jù)波形，判斷這兩個(gè)數(shù)據(jù)是否滿足曼徹斯特編碼標(biāo)準(zhǔn)要求。

從仿真波形圖5看出，busy信號(hào)在編碼過程中始終為高電平，在編碼結(jié)束后的一個(gè)時(shí)鐘周期內(nèi)變?yōu)榈碗娖健x－dval信號(hào)在解碼結(jié)束后的一個(gè)解碼時(shí)鐘周期內(nèi)為高電平，說明此時(shí)完成解碼，接收到數(shù)據(jù)rx－word為5678，對比發(fā)送的數(shù)據(jù)和編碼數(shù)據(jù)serial－data，表明編解碼正確［6］。

圖4 軟件系統(tǒng)框圖

圖5 仿真波形圖

5 結(jié)束語

PowerPC微處理器和1553B協(xié)議處理單元的無縫連接，既能滿足大規(guī)模系統(tǒng)設(shè)計(jì)，又降低了系統(tǒng)功耗，在硬件上能夠很好地符合大系統(tǒng)設(shè)計(jì)要求。將該系統(tǒng)設(shè)計(jì)的總線協(xié)議接口IP核固化到FPGA中，通過仿真效果示意圖可以看出，對總線接口的時(shí)序讀寫符合總體要求，在具體的實(shí)際應(yīng)用中能夠滿足功能指標(biāo)。

［1］DDC.ACE/Mini－ACE series BC/RT/MT advanced communication engine integrated 1553 terminal BU－61570，BU－61580，BU－61585，BU－61590，BU－65178，BU－61588，BU－65179，BU－61688，BU－616889，BU－61582，BU－61583，BU－65620 and BU －65621 User’sGuide.JUNE 1999.

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