并行分布式算法FIR 濾波器的FPGA 實(shí)現(xiàn)

王一海 ，俞筱楠，姜志鵬

(1.東南大學(xué)軟件學(xué)院，南京 210096;2.南京工程學(xué)院康尼學(xué)院，南京 211167;3.金陵科技學(xué)院信息技術(shù)學(xué)院，南京 211169)

數(shù)字濾波器用于在數(shù)字信號(hào)處理中對(duì)輸入信號(hào)做濾波處理。從實(shí)現(xiàn)方法來(lái)劃分，可以分為FIR 濾波器和IIR 濾波器［1］。FIR 濾波器容易實(shí)現(xiàn)線性相位，且其單位沖激響應(yīng)為有限長(zhǎng)，使得系統(tǒng)總是穩(wěn)定的［2］。因此FIR 濾波器在通信、圖像處理等領(lǐng)域得到了廣泛應(yīng)用［3－4］。

設(shè)FIR 濾波器的階數(shù)為N，則其數(shù)學(xué)表達(dá)式為

在實(shí)現(xiàn)FIR 濾波器的眾多方法中，由于FPGA的獨(dú)特硬件運(yùn)行特點(diǎn)，采用FPGA 實(shí)現(xiàn)FIR 濾波器具有速度更快的優(yōu)勢(shì)。但是由于FIR 系統(tǒng)只有零點(diǎn)，只有階數(shù)較高時(shí)才能取得所需的濾波效果［5］，因此在FPGA 實(shí)現(xiàn)過(guò)程中將消耗大量的硬件資源。此時(shí)，采用分布式算法實(shí)現(xiàn)FIR 濾波器既能保證運(yùn)算速度，又能大量節(jié)省片內(nèi)資源。

1 分布式算法原理

分布式算法是一項(xiàng)重要的FPGA 技術(shù)，這種算法使得一般的乘積和計(jì)算在FPGA 實(shí)施過(guò)程中不再需要通用乘法器。分布式算法的基本思想［6］是對(duì)于乘積運(yùn)算

其中c［n］為已知常數(shù)，x［n］為數(shù)字變量。若x［n］為用B+1 位表達(dá)的整型無(wú)符號(hào)變量，則

其中xb［n］為x 中第b 位，取值為0或1。將上式代入式(2)，可知

對(duì)上式稍作變換可得

當(dāng)把x［n］看作由B 位有符號(hào)數(shù)表示的變量時(shí)，上式需稍加變動(dòng)，根據(jù)補(bǔ)碼的計(jì)算原理有

將式(6)代入式(2)中，可得

由式(7)可知，運(yùn)用DA 算法實(shí)現(xiàn)有符合運(yùn)算時(shí)，各個(gè)變量最高位與常數(shù)c［n］之間的乘加和應(yīng)取負(fù)號(hào)后再參與后續(xù)運(yùn)算。

基本DA 算法實(shí)現(xiàn)框圖如圖1所示。從圖1 可以看出，N個(gè)變量的各位依次順序作為地址送往LUT，LUT 從高位開始依次取出預(yù)先計(jì)算的結(jié)果進(jìn)行累加求和。其中根據(jù)最高位B 位的組合獲得的計(jì)算結(jié)果加負(fù)號(hào)后參與后續(xù)累加操作。

圖1 基本DA 算法實(shí)現(xiàn)框圖

使用DA 算法實(shí)現(xiàn)FIR 濾波器時(shí)，只要將常數(shù)c［n］看作是FIR 濾波器的各級(jí)系數(shù)，而將變量x［n］看作是輸入的待濾波數(shù)據(jù)即可。

2 并行DA 算法原理

圖1所示的DA 基本算法框圖存在兩個(gè)不足。一是對(duì)于N 階FIR 濾波器，需要2N個(gè)存儲(chǔ)單元。如N=32 時(shí)，將需要232個(gè)存儲(chǔ)單元，這對(duì)FPGA 來(lái)說(shuō)是一個(gè)巨大的資源消耗，有的FPGA 芯片甚至無(wú)法提供這種容量的存儲(chǔ)單元。二是由于各個(gè)變量按位組合后訪問(wèn)LUT，這就使得在變量的位數(shù)較大時(shí)，從輸入到結(jié)果產(chǎn)生有較大的延遲。

解決以上問(wèn)題的辦法之一［7－10］是，將原來(lái)的一個(gè)查找表分成若干小的查找表。設(shè)N=LM，即將N階FIR 濾波器分解為L(zhǎng) 級(jí)M 階FIR 濾波器，則對(duì)式(7)作變換，可得

當(dāng)將原表分為L(zhǎng)=8個(gè)小表時(shí)，每個(gè)小查找表的容量為24=16個(gè)單元，8個(gè)小查找表的總?cè)萘繙p少為128個(gè)單元。

圖2 給出了32 階FIR 濾波器的原232單元的查找表分割為8個(gè)16 單元的查找表M1～M8，各查找表的輸出依次相加，最后獲得以實(shí)現(xiàn)分布式算法的實(shí)現(xiàn)框圖。

圖2 32 階FIR 濾波器分解后實(shí)現(xiàn)框圖

圖2 中的8 級(jí)查找表M1～M7模塊均采用了并行結(jié)構(gòu)，以第1 級(jí)查找表為例，其結(jié)構(gòu)框圖如圖3所示。

圖3 圖2 中M1～M8 的內(nèi)部結(jié)構(gòu)示意圖

圖3 中的每個(gè)采樣值設(shè)為12 bit 補(bǔ)碼，din為前續(xù)電路得到的新采樣值，隨著時(shí)鐘的驅(qū)動(dòng)，新采樣值源源不斷地進(jìn)入濾波器進(jìn)行濾波。圖中可以看到，各個(gè)變量的最高位作為符號(hào)位，與各級(jí)系數(shù)乘加后的結(jié)果首先加負(fù)號(hào)后才參與到后續(xù)的運(yùn)算中。

3 并行DA 算法的FPGA 實(shí)現(xiàn)

考慮到工程實(shí)際情況，本文以32 階FIR 濾波器為例，針對(duì)以12 bit 表達(dá)的補(bǔ)碼變量進(jìn)行FIR 濾波運(yùn)算。

圖4 MATLAB 中獲得的待濾波時(shí)域波形

3.1 設(shè)計(jì)指標(biāo)

本文采用MATLAB 的濾波器設(shè)計(jì)分析工具FDATOOL 設(shè)計(jì)了一個(gè)采樣率為30 kHz、通帶帶寬為8 kHz 的漢寧窗32 階的FIR 濾波器。用于仿真的數(shù)據(jù)由2.5 kHz、3 kHz 兩個(gè)低頻信號(hào)和60 kHz 的高頻信號(hào)疊加產(chǎn)生。其波形如圖4所示。在MATLAB 對(duì)取得的32 階系數(shù)進(jìn)行驗(yàn)證，驗(yàn)證結(jié)果表明能夠有效濾波，如圖5所示。

圖5 FDATOOL 獲得FIR 系數(shù)的濾波效果

3.2 FPGA 仿真結(jié)果

將MATLAB 產(chǎn)生的待仿真數(shù)據(jù)量化為12 bit 的補(bǔ)碼數(shù)據(jù)后送至FPGA 芯片仿真測(cè)試。芯片采用ALTERA 公司的CYCLONEⅡ系列的EP2C8Q208C7。其仿真結(jié)果如圖6所示。從圖中可以看出FPGA 的運(yùn)行結(jié)果與MATLAB 結(jié)果相符。

圖6 QuartusⅡ中仿真結(jié)果

4 結(jié)論

本文對(duì)DA 算法及其并行化改進(jìn)算法進(jìn)行了研究，編寫了VHDL 代碼，在QUARTUSⅡ軟件中仿真通過(guò)。設(shè)計(jì)中利用FIR 濾波器的線性特性，將32 階FIR 濾波器分解為8個(gè)4 階FIR 濾波器，大大減少了LUT 的容量。仿真結(jié)果表示從輸入到輸出的時(shí)延僅為40ns，遠(yuǎn)高于基本DA 算法串行運(yùn)算時(shí)的速度。本文研究的FIR 濾波器實(shí)現(xiàn)方法具有較高的實(shí)用價(jià)值。

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