uIP協(xié)議棧在SOPC系統(tǒng)中的應(yīng)用

何 賓，劉一民

（北京化工大學(xué) 信息科學(xué)與技術(shù)學(xué)院，北京100029）

0 引 言

目前，在單芯片上實現(xiàn)一個完整的嵌入式系統(tǒng)已經(jīng)成為可能，把在單芯片上實現(xiàn)一個系統(tǒng)級的設(shè)計稱為片上系統(tǒng) （system on a chip，SOC）。隨著 FPGA 技術(shù)的不斷發(fā)展，專用集成電路 （application specific integrated circuit，ASIC）設(shè)計發(fā)展到FPGA階段。FPGA芯片除了集成度非常高外，還具有一個顯著的特點——具有可編程能力，因此系統(tǒng)級設(shè)計也由SOC設(shè)計階段發(fā)展到SOPC設(shè)計階段。SOPC設(shè)計可裁剪，可擴充，可升級，具備軟硬件在線編程能力，并且在一個SOPC平臺上可以通過定制IP核來滿足不同的應(yīng)用要求，設(shè)計非常靈活，被廣泛的應(yīng)用于嵌入式系統(tǒng)設(shè)計中。許多嵌入式系統(tǒng)中都需要支持網(wǎng)絡(luò)功能，如網(wǎng)絡(luò)數(shù)據(jù)采集、網(wǎng)絡(luò)監(jiān)控等，這些應(yīng)用需要一個性能優(yōu)良的適合嵌入式系統(tǒng)設(shè)計的以太網(wǎng)傳輸協(xié)議。作為一種開放源碼、簡化的TCP/IP協(xié)議棧，uIP協(xié)議棧占用資源少，使用C語言編程，可移植性好，易于使用，非常適合嵌入式系統(tǒng)設(shè)計。本文從硬件和軟件的設(shè)計角度出發(fā)，使用SOPC技術(shù)實現(xiàn)了以太網(wǎng)數(shù)據(jù)傳輸。介紹了使用Xilinx嵌入式開發(fā)平臺實現(xiàn)uIP協(xié)議棧在SOPC平臺上應(yīng)用的基本原理，工作流程和實現(xiàn)方法，并通過與上位機間的網(wǎng)絡(luò)通信對設(shè)計進行了驗證。本課題既可以通過使用SOPC技術(shù)來降低嵌入式設(shè)計的難度和開發(fā)風(fēng)險，又可以解決嵌入式系統(tǒng)中的網(wǎng)絡(luò)接入問題，具有一定的代表性。

1 系統(tǒng)硬件設(shè)計

如圖1所示，本設(shè)計由Xilinx Spartan－3EFPGA芯片，DM9000A以太網(wǎng)控制器芯片，SRAM，串口，擴展口以及一些輔助電路構(gòu)成。SOPC的功能是在FPGA芯片內(nèi)完成的，主要包含microblaze軟核處理器，外圍設(shè)備控制器、串口控制器、存儲器控制器、定時器和中斷控制器等IP核。所有控制器IP都是在XPS下使用microblaze軟核處理器提供的處理器本地總線 （processor local bus，PLB）進行連接、通過微處理器硬件規(guī)范 （microprocessor hardware specification，MHS）文件實現(xiàn)關(guān)聯(lián)的。MHS文件中對嵌入式硬件信息進行了詳細的描述，包括總線架構(gòu)、外圍設(shè)備、處理器類型、系統(tǒng)內(nèi)部信號互連和地址映射等。

圖1 系統(tǒng)硬件結(jié)構(gòu)

1.1 Xilinx嵌入式開發(fā)工具EDK

Xilinx的 EDK 工具主要包含：Xilinx Platform Studio（XPS）人機界面、嵌入式系統(tǒng)工具套件、IP核資源、Xilinx Software Development Kit （SDK）。SDK 基于 Eclipse開放源碼框架，讀者可以在SDK中開發(fā)嵌入式軟件程序。

XPS是xilinx公司提供的，為實現(xiàn)SOPC開發(fā)而設(shè)計的高度可定制的嵌入式系統(tǒng)開發(fā)平臺。它提供高級向?qū)е笇?dǎo)用戶創(chuàng)建基于PLB總線的處理器系統(tǒng)并提供圖形化的系統(tǒng)編輯器來添加更多的處理器和外設(shè)，從而幫助用戶快速創(chuàng)建和定制采用microblaze或PowerPC的單核或多核處理器設(shè)計，可以在Windows、Solaris和Linux等平臺下使用。Xilinx XPS提供的集成開發(fā)環(huán)境的主要功能有3個：

（1）生成微處理器硬件規(guī)范 （MHS）文件，調(diào)用硬件開發(fā)工具產(chǎn)生包含硬件信息的二進制位流文件。

（2）生成微處理器軟件規(guī)范 （microprocessor software specification，MSS）文件，調(diào)用軟件開發(fā)工具產(chǎn)生驅(qū)動文件和庫。

（3）調(diào)用硬件調(diào)試工具ChipScope和軟件調(diào)試工具GDB對系統(tǒng)進行調(diào)試。

1.2 Xilinx SOPC設(shè)計流程

SOPC設(shè)計是一個軟件和硬件協(xié)同處理和設(shè)計的過程，本文以Xilinx SOPC設(shè)計為例，介紹了SOPC設(shè)計的基本流程。Xilinx的SOPC設(shè)計大致可以分為以下幾個階段：

（1）系統(tǒng)整體設(shè)計階段：對目標(biāo)系統(tǒng)進行功能性需求分析，確定目標(biāo)系統(tǒng)的性能指標(biāo)和軟硬件整體設(shè)計框架。

（2）建立硬件平臺：硬件平臺主要是通過XPS工具生成的MHS文件來建立的。XPS以MHS文件作為硬件信息的基本輸入，調(diào)用平臺生成工具 （platform generator，platgen）將MHS文件編譯成能在目標(biāo)FPGA芯片上實現(xiàn)的HDL網(wǎng)表。隨后調(diào)用Xilinx的綜合、布局布線工具生成可下載的包含系統(tǒng)硬件信息的位流文件。

（3）建立軟件平臺：軟件平臺主要是通過XPS工具生成的MSS文件來建立的。MSS文件為每個IP核指定定制庫、驅(qū)動和文件系統(tǒng)等，XPS以MSS文件作為軟件信息的基本輸入，通過調(diào)用庫生成工具 （library generator，libgen）利用 MSS文件生成板級支持包 （board support package，BSP）和操作系統(tǒng)內(nèi)核。然后調(diào)用GNU編譯工具生成包含全部軟件信息的elf文件。

（4）軟硬件協(xié)同調(diào)試：通過Data2MEM工具將包含硬件信息的位流文件和包含軟件信息的elf文件合并，生成包含軟硬件信息的可下載的位流文件。并調(diào)用ChipScope和GDB調(diào)試工具進行軟硬件協(xié)同調(diào)試。

（5）生成可執(zhí)行內(nèi)核映像文件：生成可執(zhí)行的內(nèi)核映像文件，通過相關(guān)下載工具將映像文件下載到PROM配置芯片中。

1.3 microblaze軟核處理器

MicroBlaze內(nèi)核是一款32位哈佛架構(gòu)軟核處理器，采用RISC精簡指令集架構(gòu)，支持32位獨立的地址總線和數(shù)據(jù)總線，可以全速執(zhí)行存儲在片上存儲器和外部存儲器中的程序，并訪問其的數(shù)據(jù)。它運行速度快、占用資源少、可配置型強，并廣泛的應(yīng)用于網(wǎng)絡(luò)、電信、數(shù)據(jù)通信和消費市場的復(fù)雜嵌入式系統(tǒng)中MicroBlaze處理器提供了本地存儲器總線 （local memory bus，LMB）、PLB總線和cachelink接口 （xilinx cachelink，XCL）3種方式來連接IP核和存儲器，此外，MicroBlaze處理器還提供了16個快速單鏈接（fast simplex link，F(xiàn)SL）端口，每一個端口都有一個主接口和一個從接口。

（1）LMB總線接口：LMB總線接口用來連接片上的塊RAM，通過單時鐘周期訪問存儲器。它分為指令LMB和數(shù)據(jù)LMB兩類接口，支持一般讀寫操作和連續(xù)讀寫操作。

（2）PLB總線接口：PLB總線接口為指令和數(shù)據(jù)提供了獨立的32位地址總線和64位的數(shù)據(jù)總線，但PLB總線總線協(xié)議非常復(fù)雜，為了方便用戶進行自定義IP核設(shè)計，Xilinx公司開發(fā)了一套可以用向?qū)Чぞ呱傻慕涌趨f(xié)議標(biāo)準(zhǔn)，稱為PLB V4.6總線標(biāo)準(zhǔn)。該標(biāo)準(zhǔn)支持32位，64位，128位的主存取和32位的從存取配置，單拍訪問模式下可讀寫8位，16位和32位數(shù)據(jù)，它的接口可以分為指令PLB和數(shù)據(jù)PLB兩類。

（3）XCL總線接口：XCL總線接口是一個用來連接外部存儲設(shè)備的高性能總線，通過一個內(nèi)嵌的FSL接口直接連接到多端口設(shè)備存儲控制器上，以實現(xiàn)系統(tǒng)的最小延時和最高的性能，可以分為指令XCL和數(shù)據(jù)XCL兩大類。它只有在Cache使能時才起作用，Cache以外的指令或數(shù)據(jù)或沒有Cache使能時的指令和數(shù)據(jù)仍通過其它總線接口傳輸。

（4）FSL總線接口：FSL總線接口是一個基于FIFO的單向點對點通訊總線，可以用來連接FPGA上任意兩個帶有FSL總線接口設(shè)計的IP核以實現(xiàn)主從設(shè)備間的快速數(shù)據(jù)傳輸。MicroBlaze最多可支持8個FSL主設(shè)備接口和8個FSL從設(shè)備接口，它的結(jié)構(gòu)如圖2所示，它有一個主設(shè)備端和一個從設(shè)備端，其結(jié)構(gòu)類似于一個FIFO接口，主設(shè)備端是FIFO的數(shù)據(jù)寫入端，從設(shè)備是FIFO的數(shù)據(jù)讀出端。FSL總線的FIFO可以由雙端口RAM或LUT RAM和SRL16移位寄存器兩種方式來實現(xiàn)，F(xiàn)IFO的深度可配置，最小為1，最大為8K。

圖2 FSL總線結(jié)構(gòu)框架

1.4 IP核技術(shù)

SOPC設(shè)計是一個基于IP核的技術(shù)，它的整個系統(tǒng)功能都是通過IP核來實現(xiàn)的。隨著CPLD/FPGA的規(guī)模越來越大，系統(tǒng)的復(fù)雜度越來越高，而設(shè)計者卻需要在短時間之內(nèi)完成全部設(shè)計。IP核可以重復(fù)使用，而且能獨立的實現(xiàn)某些功能，調(diào)用IP核可以大大減輕工程師的負擔(dān)，IP核已成為未來數(shù)字電路設(shè)計的一個發(fā)展趨勢。

IP核可以在不同的硬件描述級下實現(xiàn)，根據(jù)提供方式的不同，可以把IP核分為3類：軟核、硬核和固核。

（1）軟核：軟核通常是以某種形式的HDL文本提供給用戶，它已經(jīng)經(jīng)過行為級的優(yōu)化和功能驗證，但其中不包含任何具體的物理信息。軟核在使用前還需要調(diào)用專門的綜合和布局布線工具進行處理，它的優(yōu)點是靈活性好，移植性高，用戶可以進行相關(guān)配置，與具體的實現(xiàn)工藝無關(guān)；缺點是對模塊的時序、面積和功耗的預(yù)測性低，如果后續(xù)設(shè)計不當(dāng)則有可能導(dǎo)致整個系統(tǒng)設(shè)計的失敗，有一定的設(shè)計風(fēng)險。目前，軟核是IP核中應(yīng)用最廣泛的一種形式。

（2）硬核：硬核是指布局布線和工藝固定，經(jīng)過前端和后端驗證的設(shè)計，設(shè)計人員不能對其修改的物理版圖。它提供給用戶的是電路物理結(jié)構(gòu)掩膜圖和全套工藝文件，優(yōu)點是性能最好，安全性高，速度、功耗等性能都能得到保障；缺點是不許修改，復(fù)用比較困難，靈活性和可移植性差。

（3）固核：固核是基于軟核和硬核之間的一種設(shè)計，它可以被看作是帶有布局規(guī)劃的軟核。它通常帶有嚴(yán)格的時序要求，內(nèi)核的建立時間和保持時間都是固定的，因此設(shè)計者在設(shè)計其它電路時必須考慮與該內(nèi)核進行正確連接的接口。此外，如果固核內(nèi)具有固定的布局或部分固定的布局，在進行電路設(shè)計時它還將影響其它電路的布局。

1.5 以太網(wǎng)控制器IP核的設(shè)計

本設(shè)計的核心外設(shè)為以太網(wǎng)控制器，它采用Xilinx提供的xps＿epc IP核、總線分割I(lǐng)P核和gpio IP核共同實現(xiàn)。xps＿epc核為Xilinx公司開發(fā)的，用來控制處理器和USB設(shè)備或以太網(wǎng)設(shè)備之間數(shù)據(jù)傳輸?shù)母咝阅躀P核，最多可支持4個USB設(shè)備或以太網(wǎng)設(shè)備。它的讀寫時序可配置，支持8位，16位，32位的同步或異步數(shù)據(jù)傳輸。結(jié)構(gòu)如圖3所示，主要由PLB接口模塊、控制總線模塊、地址控制模塊、數(shù)據(jù)控制模塊、同步控制模塊、異步控制模塊、地址和數(shù)據(jù)復(fù)用模塊和控制總線復(fù)用模塊組成。PLB接口模塊用于處理與PLB總線的通訊，控制總線模塊根據(jù)是否有時鐘輸入來確定處理器與外設(shè)之間數(shù)據(jù)傳輸?shù)姆绞健?/p>

圖3 xps＿epc IP核結(jié)構(gòu)

DM9000AEP是DAVICOM公司推出的一種高度集成、功能強大、引腳少、性價比高的高速以太網(wǎng)芯片，非常適用于嵌入式系統(tǒng)設(shè)計。它支持8位，16位和32位的接口訪問，物理協(xié)議層接口完全支持使用10MBps下3類、4類、5類非屏蔽雙絞線和100MBps下5類非屏蔽雙絞線，完全符合IEEE 802.3u規(guī)格。圖4為DM9000AEP與以太網(wǎng)控制器核的一個典型連接，gpio核為32位可配置普通IO口，此處配置為1位，用于控制DM9000A芯片的復(fù)位信號。EPC核的PRH＿Clk置高，表示采用異步數(shù)據(jù)傳輸方式。PRH＿Addr為地址總線，最低為8位，需要把該地址總線分割為1位才能與DM9000AEP的CMD信號匹配。EPC核的讀寫時序可配置，可以通過設(shè)置EPC核的相關(guān)參數(shù)來滿足DM9000AEP的讀寫時序。

2 系統(tǒng)軟件設(shè)計

系統(tǒng)軟件主要是通過XPS平臺下的微處理器軟件規(guī)范（microprocessor software specification，MSS）文件來與嵌入式硬件實現(xiàn)關(guān)聯(lián)的。MSS文件為每個IP核指定定制庫、驅(qū)動和文件系統(tǒng)等。本設(shè)計采用的操作系統(tǒng)內(nèi)核為Standalone操作系統(tǒng)，從嚴(yán)格意義上來說，Standalone并不能稱為一個操作系統(tǒng)，它只提供板級描述文件以實現(xiàn)對硬件平臺的抽象，應(yīng)用程序通過直接調(diào)用驅(qū)動程序來實現(xiàn)對硬件平臺的操作。整個軟件平臺結(jié)構(gòu)如圖5所示，設(shè)備驅(qū)動層的驅(qū)動程序主要包括兩部分：網(wǎng)絡(luò)設(shè)備驅(qū)動和系統(tǒng)定時器驅(qū)動。網(wǎng)絡(luò)設(shè)備驅(qū)動主要包括DM9000AEP的初始化，設(shè)置MAC和IP地址，收包函數(shù)和發(fā)包函數(shù)。系統(tǒng)定時驅(qū)動主要通過調(diào)用xps＿timer IP核和xps＿intc IP核的驅(qū)動函數(shù)來實現(xiàn)的，每隔0.5ms產(chǎn)生一次定時中斷。

圖5 系統(tǒng)軟件結(jié)構(gòu)

uIP協(xié)議棧在系統(tǒng)中運行流程圖如圖6所示。系統(tǒng)初始化包括初始化DM9000AEP芯片，設(shè)置MAC地址和IP地址，初始化uIP協(xié)議棧等，定時器中斷被設(shè)為每0.5ms中斷一次，隨后調(diào)用uIP協(xié)議棧中的uip＿listen（）函數(shù)監(jiān)聽80或1025端口并連接網(wǎng)絡(luò)，網(wǎng)絡(luò)連通后，系統(tǒng)進入數(shù)據(jù)收發(fā)處理進程中。

圖6 uIP協(xié)議棧調(diào)用流程

在該進程中，主要是通過檢查全局變量uip＿len是否大于0來判斷是否收到數(shù)據(jù)的。uip＿len參數(shù)在收包函數(shù)里設(shè)置，收包函數(shù)主要實現(xiàn)的功能是完成uip＿buf緩沖區(qū)中數(shù)據(jù)包的解析，數(shù)據(jù)包中包含接收標(biāo)志，接收數(shù)據(jù)字長和包數(shù)據(jù)信息。若uip＿len大于0表示接收到數(shù)據(jù)，如收到數(shù)據(jù)則用戶通過調(diào)用uip＿input（）處理該數(shù)據(jù)，處理后被放置在uip＿buf緩沖區(qū)中并通過調(diào)用tapdev＿send（）接口函數(shù)將數(shù)據(jù)發(fā)送出去。發(fā)送完成后，uIP協(xié)議棧通過調(diào)用uip＿appcall（）函數(shù)檢測上層應(yīng)用程序是否收到數(shù)據(jù)，并對收到的數(shù)據(jù)進行相應(yīng)的處理。

若uip＿len等于0表示沒有數(shù)據(jù)可以接收，則系統(tǒng)每隔0.5ms調(diào)用一次uip＿periodic（）函數(shù)，用來檢查指定的連接狀態(tài)，如果需要進行包重發(fā)，則將重發(fā)數(shù)據(jù)包放到uip＿buf中并修改uip＿len的值。當(dāng)uip＿periodic（）函數(shù)完成后，重新檢查uip＿len的值，若不為0則將uip＿buf的數(shù)據(jù)包發(fā)送到網(wǎng)絡(luò)上，否則再隔0.5ms重新執(zhí)行uip＿periodic（）函數(shù)。接著，系統(tǒng)開始檢查arp表是否需要更新，本系統(tǒng)中設(shè)置更新arp表的頻率為10ms，如需要則調(diào)用uip＿arp＿timer（）函數(shù)對arp表進行更新。

3 測試結(jié)果與說明

在該SOPC平臺下進行以太網(wǎng)數(shù)據(jù)通信的應(yīng)用程序主要用來實現(xiàn)以下功能：如果本系統(tǒng)能夠和上位機連通，則在TCP/IP調(diào)試工具界面上會出現(xiàn)歡迎信息，若上位機給本系統(tǒng)發(fā)送數(shù)據(jù)的首字符為ASCII碼，則本系統(tǒng)給上位機發(fā)送 “ASCII Received！”，顯示在 TCP/IP調(diào)試工具界面；若首字符為漢字，本系統(tǒng)給上位機發(fā)送 “漢字收到！”，顯示在TCP/IP調(diào)試工具界面。本功能測試在TCP＆UDP測試工具下完成，如圖7所示。測試結(jié)果表明，每次發(fā)送都能收到相應(yīng)的應(yīng)答，系統(tǒng)連接正常，無丟包現(xiàn)象。

圖7 以太網(wǎng)通訊測試

4 平臺應(yīng)用

基于該系統(tǒng)平臺已成功實現(xiàn)了一個實驗室的刷卡系統(tǒng)。該系統(tǒng)作為實驗室管理系統(tǒng)的一部分，主要用于驗證學(xué)生身份和記錄學(xué)生考勤等信息并將這些信息發(fā)送到一個聯(lián)網(wǎng)的實驗室系統(tǒng)管理軟件中。學(xué)生信息有兩個重要部分：學(xué)生姓名和學(xué)號，學(xué)生姓名為漢字信息，學(xué)號為ASCII字符。

5 結(jié)束語

本文以DM9000AEP以太網(wǎng)控制芯片和Xilinx XC3S500EFPGA 芯片為核心，通過應(yīng)用 Xilinx xps epc IP核、xps uart IP核等，成功實現(xiàn)了基于FPGA的嵌入式系統(tǒng)與上位機的TCP/IP通信，可以非常方便的應(yīng)用到不同的嵌入式網(wǎng)絡(luò)系統(tǒng)中，解決了SOPC系統(tǒng)中的網(wǎng)絡(luò)接入問題。實驗結(jié)果表明，在SOPC系統(tǒng)中應(yīng)用uIP協(xié)議棧進行TCP/IP通信是可行的。本設(shè)計設(shè)計非常靈活，可擴充性好，可以在不修改設(shè)計的前提下擴展其它功能，也可以將本設(shè)計移植到其它嵌入式操作系統(tǒng)中，為今后進一步的應(yīng)用奠定了良好的基礎(chǔ)，具有較高的應(yīng)用前景和價值。

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