超大規(guī)模集成電路可靠性評估綜述

朱旭光

摘要：為適應(yīng)系統(tǒng)級芯片(SoC)高性能的要求，超大規(guī)模集成(VLSI)電路的密度和復(fù)雜度不斷增加，從而為SoC芯片的可靠性帶來了嚴峻的挑戰(zhàn)。因此，準(zhǔn)確評估VLSI電路的可靠性成為一個重要問題。該文主要從不同的層面和角度綜合概述了前人及本課題組對VLSI可靠性進行評估的方法和策略及其解決的問題，最后結(jié)合作者的實際工作，描述了應(yīng)進一步完善的工作并指出了當(dāng)前工作的不足和困難。

關(guān)鍵詞：超大規(guī)模集成電路；系統(tǒng)級；寄存器傳輸級；邏輯級；晶體管級；可靠性評估

中圖分類號：TP311文獻標(biāo)識碼：A文章編號：1009-3044(2012)01-0204-03

An Overview of the Reliability Evaluation of Very Large Scale Integrated Circuits

ZHU Xu-guang

(Department of Computer Science and Technology, Tongji University, Shanghai 201804, China)

Abstract: To meet the high performance requirements of SoC (System on Chips), the density and complexity of VLSI is increasing contin? ually, and these have negative impacts on circuit reliability. Hence, accurate reliability estimation of VLSI has become an important issue. This paper has introduced the problems and the existing reliability techniques of reliability estimation based on the early achievements. Fi? nally, this paper described the further work, the deficiency and difficulties of the current work combined with the authors working.

Key words: VLSI; system level; register transfer level; logic level; transistor level; reliability evaluation

超大規(guī)模集成(very large-scale integrated, VLSI)電路及其相關(guān)技術(shù)是現(xiàn)代電子信息技術(shù)迅速發(fā)展的關(guān)鍵因素和核心技術(shù)，對國防建設(shè)、國民經(jīng)濟和科學(xué)技術(shù)的發(fā)展起著巨大的推動作用。人們對信息技術(shù)產(chǎn)品(主要指數(shù)字計算系統(tǒng))的依賴程度越來越大，這直接牽涉到人們的生活質(zhì)量，甚至關(guān)系到人類生命、財產(chǎn)的安全問題。因此，當(dāng)前人們在應(yīng)用這些產(chǎn)品的同時，必然會提出更高的要求，即除了傳統(tǒng)意義上的要求和標(biāo)準(zhǔn)以外，還提出了更重要的評價體系---系統(tǒng)所提供服務(wù)的“可靠性”標(biāo)準(zhǔn)問題[1]。

目前，軍事電子、航空航天、工業(yè)、交通、通訊，乃至普通人的個人生活都對VLSI電路和系統(tǒng)提出了越來越高的可靠性要求，而同時隨著集成電路技術(shù)的發(fā)展，尤其是深亞微米、納米工藝的應(yīng)用、電路規(guī)模不斷擴大，特征尺寸不斷縮小，電路密度不斷提高，給芯片的可靠性帶來了嚴峻的挑戰(zhàn)。因此，對VLSI電路的高可靠性研究變得越來越重要?？煽啃约夹g(shù)研究一般包括可靠性設(shè)計與模擬、可靠性試驗與評估、工藝過程質(zhì)量控制、失效機理與模型研究，以及失效分析技術(shù)等五個主要的技術(shù)方向。

傳統(tǒng)上對VLSI電路可靠性的研究主要是針對制造過程的，內(nèi)容包括成品率計算模型、缺陷分布模型、軟(硬)故障影響的可靠性模型、電路的串?dāng)_與延遲、電路可靠性與成品率的關(guān)系等。在集成電路制造過程中，由于各種工藝擾動會不可避免地在硅片上引入缺陷，從而引起集成電路結(jié)構(gòu)的局部畸變。這些局部畸變可能改變電路的拓撲結(jié)構(gòu)，導(dǎo)致集成電路成品率下降。因此，缺陷的幾何模型、粒徑分布是影響成品率的重要因素之一。另外，在深亞微米和納米工藝下，軟故障的干擾越來越嚴重，相關(guān)的研究包括軟故障影響下導(dǎo)線可靠性模型、故障關(guān)鍵面積計算等。已有的研究表明可靠性和成品率存在正相關(guān)關(guān)系，其正相關(guān)性需要考慮線寬、線間距等版圖的幾何信息和與工藝相關(guān)的缺陷粒徑分布等參數(shù)。面向制造過程的可靠性研究準(zhǔn)確性好但存在較大的計算開銷。

于是在制造出集成電路產(chǎn)品后，通過篩選和可靠性試驗估計其可靠性，并采用加速壽命試驗確定產(chǎn)品的平均壽命。如果發(fā)現(xiàn)可靠性不滿足要求，就要從設(shè)計和工藝角度進行分析，并加以改進。長期以來，評價器件質(zhì)量和可靠性的方法分為三類[2]：（1）批接收抽樣檢驗，檢驗該批產(chǎn)品是否滿足產(chǎn)品規(guī)范要求；（2）可靠性壽命試驗，評價產(chǎn)品的可靠性水平；（3）從現(xiàn)場收集并積累使用壽命數(shù)據(jù)，評價相應(yīng)產(chǎn)品的使用質(zhì)量和可靠性。

近年來，VLSI電路集成度不斷提高，同時可靠性水平也迅速提高，傳統(tǒng)的評價方法暴露出了各種各樣的問題，如批接收抽樣檢驗方法因分辯能力有限而不能有效區(qū)分高水平產(chǎn)品質(zhì)量之間的區(qū)別；可靠性壽命試驗方法因要求的樣本數(shù)太多而導(dǎo)致成本上升；基于現(xiàn)場數(shù)據(jù)收集的方法因存在“滯后性”而不能及時對產(chǎn)品質(zhì)量進行評價等，這就促使人們開始研究新的評估技術(shù)。

當(dāng)前對可靠性研究主要的數(shù)學(xué)模型有[3]：可靠性框圖模型、故障樹模型、馬爾科夫模型、Petri網(wǎng)模型、狀態(tài)空間分解模型及概率模型等。

雖然這些模型較好的解決了一系列的問題，但是在對VLSI電路進行分析時，由于沒有涉及到電路的具體邏輯結(jié)構(gòu)，也就是說只是粗略的分析了一下電路的可靠性，這是不夠準(zhǔn)確的，當(dāng)然也是具有現(xiàn)實參考價值的。

在下一步工作中，作者將深入到電路的具體邏輯層和現(xiàn)實的環(huán)境當(dāng)中，對其進行更加深入和具體的研究，以便給出更加準(zhǔn)確和更有價值的計算值。

1不同層面可靠性評估

對數(shù)字VLSI電路進行模型化或設(shè)計描述,按照抽象級別由高到低大致可以分為行為級、寄存器傳輸級、邏輯級、電路級、晶體管級。目前，可靠性評估方法的研究主要集中在電路邏輯級以上，通過故障注入或模擬的方法分析信號可靠性。

一般而言，電路可靠性分析基于抽象級別越高，時間開銷越少，能用于大規(guī)模電路或者處理器系統(tǒng)的評估，但是由于遠離物理實現(xiàn)，準(zhǔn)確性低。反之，分析的抽象級別越低，必然考慮低層實現(xiàn)中的缺陷分布，環(huán)境因素等參數(shù)，越接近芯片制造的真實過程，所以更加準(zhǔn)確，但是存在一個普遍問題是耗時大，無法用于復(fù)雜電路。

1.1行為級可靠性評估

在高層測試可以及早地發(fā)現(xiàn)設(shè)計錯誤，便于及時修改，減少設(shè)計成本，縮短研發(fā)時間。當(dāng)前集成電路高層測試所面臨的最大困難是：缺少能準(zhǔn)確描述高層故障實際類型的故障模型，并且模型的評估方式也較單一。

目前，國內(nèi)外學(xué)者對高層故障模型的研究已做了許多有益的工作，如：模仿軟件測試的覆蓋方法(包括狀態(tài)覆蓋、語句覆蓋、分枝覆蓋等)、基于電路結(jié)構(gòu)提出的故障模型等。這些故障模型在處理某類電路時都表現(xiàn)出了一定的優(yōu)勢，但是并非對所有類型電路都有效。這也表明，當(dāng)前高層故障模型依然不夠成熟；高層故障模型與門級網(wǎng)表中的SA(固定型故障模型)故障之間的關(guān)系依然不清晰；模型的評估也有待于改進?，F(xiàn)存的故障模型中，比較成功的有：傳輸故障模型[4]，變量固定型模型[5]。對模型的評估，常用的方法是覆蓋率評估，一般分為兩步，如圖1所示：(1)依提出的故障模型作測試生成，得到測試向量；(2)將測試向量在門級網(wǎng)表作模擬，計算其對SA故障的覆蓋率。另外還有一些是考慮電路的可觀測性的測試生成與評估方法[6]?？傊?，這些評估方法，都是基于對SA故障覆蓋率的計算。

圖1兩個高層故障模型評估

1.2邏輯級可靠性評估

正如上文所述，評估方法所對應(yīng)的電路抽象級別越高，其準(zhǔn)確性則越低。而同一抽象層次上不同類型的方法相比，解析方法最為省時。邏輯級的解析模型方法相對準(zhǔn)確，且易于理解和操作。

由于邏輯電路對差錯具有一定的屏蔽作用，作為瞬時故障的軟差錯并非一定會導(dǎo)致電路鎖存錯誤內(nèi)容或者輸出錯誤結(jié)果，因此，建立概率模型來評估邏輯級電路可靠性是合理的。

邏輯級概率模型通過計算發(fā)生在電路邏輯門或線節(jié)點差錯傳播到原始輸出的概率來衡量其失效率，考慮了電路的拓撲結(jié)構(gòu)和傳播路徑信息，并與組成電路的各個門類型和連接方式有關(guān)，如圖2所示，目前典型的方法包括：計算單個輸出節(jié)點軟差錯率的TP方法[7]，通過計算差錯傳播率表征電路軟差錯率的EPP方法[8]，以及通過概率轉(zhuǎn)移矩陣模型評測整個電路可靠度的PTM方法[9]。其中，TP方法和EPP方法只計算部分電路的失效率，而PTM可以度量整個電路的可靠性。但是，未經(jīng)優(yōu)化的TP、PTM算法的計算時空開銷較大，只能適用于小規(guī)模電路?；赑TM方法具有良好的完備性，并且模型簡單而準(zhǔn)確，為解決其因時空復(fù)雜度大而不能直接用于大規(guī)模電路的問題，文獻[2]對PTM方法進行了深入的研究，并提出了合理的改進方法。

1.3晶體管級可靠性評估

超深亞微米下的CMOS電路可靠性是由MOSFET的微觀失效機制來決定的,對CMOS電路可靠性的評估和改善應(yīng)該在失效模式分析和對基本物理失效機制正確理解的基礎(chǔ)上進行。因此在對電路可靠性進行評估時，需要進行下面四方面的工作：

1)對MOSFET柵氧層退化機制進行建模。MOSFET中熱載流子注入效應(yīng)、負偏置溫度不穩(wěn)定性、柵氧可靠性的經(jīng)時擊穿效應(yīng)這三種失效機制是影響到超大規(guī)模CMOS電路長期工作可靠性的最主要因素。它們都是由氧化層陷阱電荷作用或界面態(tài)積累作用而導(dǎo)致了柵氧層作用的退化而造成器件特性的退化。

2）對產(chǎn)生局部氧化層損傷的MOSFET器件行為進行建模。MOSFET中的HCI和NBTI效應(yīng)都會對器件的主要I-V特性參數(shù)產(chǎn)和程度不同的影響。

3）在電路長時工作條件下，對器件柵氧層退化進行仿真。正常的電路中器件一般都是處在AC應(yīng)力條件下，要對電路的可靠性進行準(zhǔn)確的評價，必須先要能夠?qū)C應(yīng)力下MOSFET長時間工作后的器件性能進行評價。

4）評價處于失效應(yīng)力作用下的整體電路的性能。

電路可靠性研究的一個重要部分集中在器件級設(shè)計[10]，其包括：對失效機制更好的理解和建模；圓片級測試結(jié)構(gòu)的革新以改善可靠性控制；阻止器件退化的結(jié)構(gòu)的研究。其中，器件退化對電路性能的影響受到了更多的關(guān)注。在設(shè)計階段預(yù)測電路可靠性的方法有著非常大的價值。隨著可靠性仿真技術(shù)的逐漸成熟，芯片的可靠性設(shè)計概念被提上了日程。對最終的電路可靠性評價在IC設(shè)計階段完成，大大降低了芯片設(shè)計風(fēng)險。圖3為晶體管級電路的結(jié)構(gòu)。

圖3晶體管級電路結(jié)構(gòu)圖

從以上可知，可以從不同層面來對VLSI電路進行可靠性評估，不同層面的可靠性評估有其不同的優(yōu)勢與不足。較低層次的可靠性分析通常比較準(zhǔn)確，但是其功耗和時間開銷大，只能對中小型電路進行分析。高層次的可靠性分析由于遠離物理實現(xiàn)，準(zhǔn)確性低，但是可處理性好。根據(jù)作者的研究認為，兼顧準(zhǔn)確性和可處理性是對可靠性研究的突破點，這就要將電路的不同層次間相互映射，以盡可能貼近電路的真實行為。從而在電路的設(shè)計階段就能夠比較準(zhǔn)確地估計其可靠性，盡早調(diào)整改進，避免出現(xiàn)因結(jié)構(gòu)設(shè)計上的不足而導(dǎo)致的芯片缺陷，從而提高芯片的可靠性和成品率，縮短芯片的設(shè)計和生產(chǎn)周期。

2結(jié)論

由IBM、Sony、Motorola等多家知名半導(dǎo)體公司最新研究進展表明，可靠性問題始終伴隨著半導(dǎo)體器件與大規(guī)模集成電路的發(fā)展和應(yīng)用，隨著集成電路技術(shù)的發(fā)展，VLSI電路的可靠性問題變得越來越突出。加強對半導(dǎo)體器件與集成電路的可靠性分析、模擬、評估和改進已經(jīng)成為超大規(guī)模集成電路發(fā)展中的重要課題。目前VLSI電路的可靠性研究得到廣泛的關(guān)注，對越來越多的失效模式和機理進行了研究，并且從理論和實踐上不斷提出了改進方法，這些研究成果為可靠性增長提供了評價標(biāo)準(zhǔn)與依據(jù)。

參考文獻:

[1]徐拾義.可信計算系統(tǒng)設(shè)計和分析[M].北京:清華大學(xué)出版社,2006.

[2]王真,江建慧.基于概率轉(zhuǎn)移矩陣的串行電路可靠度計算方法[J].電子學(xué)報.2009,37(2):241-247.

[3]肖杰,梁家榮.具有失效結(jié)點和鏈路的E-2DMesh網(wǎng)絡(luò)可靠性研究[J].計算機應(yīng)用研究，2009,23(3):201-204.

[4] Yi Zhigang, Min Yinghua, Li Xiaowei, et al. A Novel RT-Level Behavioral Description Based ATPG Method [J]. Journal of Computer Sci? ence and Technology, 2003, 18(3): 308-317.

[5] Corno F, Prinettp P, Reorda M S. Testability Analysis and ATPG on Behavioral RT-level VHDL[C]. Proceeding of International Test Con? ference, Washington, 1997: 753-759.

[6] Fallah F, Devadas S, Keutzer K. OCCOM-efficient Computation of Observability-based Code Coverage Metrics for Functional Verifica? tion [J]. Computer-aided Design of Integrated Circuits and Systems, 2001, 20(8): 1003-1015.

[7] Kim J S, Nicopoulos C, Vijakrishnan N, et al. A probabilistic model for soft-error rate estimation in combinational logic[A]. In: Proc. of the 1st Int`l Workshop on Probabilistic Analysis Techniques for Real Time and Embedded Systems[C]. Italy, Elsevier Science, June 2004, pp. 25-31.

[8] Asadi G, Tahoori M B. An analytical approach for soft error rate estimation in digital circuits[A]. In: Proc. of the IEEE Int Symp on Cir? cuits and Systems[C].Kobe, John Wiley & Sons, May 2005, pp. 2991-2994.

[9] Krishnaswamy S, Viamontes G F, Markov I L, et al. Accurate reliability evaluation and enhancement via probabilistic transfer matrices[A]. In: Proc of the Design, Automation and Test in Europe Conference and Exhibition[C].Orlando, IEEE CS Press, March 2005, pp. 282-287.

[10]李康.超深亞微米集成電路可靠性設(shè)計與建模方法[D].西安電子科技大學(xué)博士學(xué)位論文,2005.