基于FPGA 的S 模式信號(hào)處理

黃曉卿

(中國(guó)西南電子技術(shù)研究所, 成都610036)

1 引 言

S 模式是一種用于空中交通管制(ATC)的協(xié)同式監(jiān)視數(shù)據(jù)鏈,提供了更高的監(jiān)視精度、性能和效率。隨著S 模式在空中交通管制、敵我識(shí)別系統(tǒng)(IFF)、機(jī)載防撞系統(tǒng)(TCAS/ACAS)、自動(dòng)廣播相關(guān)監(jiān)視(ADS-B)等系統(tǒng)中的越來(lái)越廣泛應(yīng)用,對(duì)于S模式信號(hào)處理終端的信號(hào)數(shù)據(jù)處理能力提出了更高的要求。

S 模式詢(xún)問(wèn)/應(yīng)答機(jī)除了兼容處理A/C 模式信號(hào)外,還需要準(zhǔn)確快速地完成S 模式的全呼、監(jiān)視和廣播等信號(hào)的處理。S 模式提供了25 種詢(xún)問(wèn)和應(yīng)答格式,在ICAO 附件10 中對(duì)大部分的信號(hào)格式進(jìn)行了規(guī)定, 其報(bào)文格式分短型(56 bit)和長(zhǎng)型(112 bit)兩種。S 模式詢(xún)問(wèn)/應(yīng)答機(jī)在實(shí)現(xiàn)大量數(shù)據(jù)通信處理的同時(shí),如何能更高效準(zhǔn)確快速地完成對(duì)其信號(hào)處理終端提出了更高要求。

本文著重介紹了S 模式信號(hào)處理的硬件設(shè)計(jì),針對(duì)S 模式詢(xún)問(wèn)/應(yīng)答信號(hào)長(zhǎng)、攜帶數(shù)據(jù)信息量大、干擾脈沖多等特點(diǎn), 將傳統(tǒng)由數(shù)據(jù)處理器(DSP)完成主要的數(shù)據(jù)處理設(shè)計(jì)通過(guò)硬件電路現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)實(shí)現(xiàn),充分利用FPGA 的并行高速處理能力,提高S 模式信號(hào)處理終端的性能。

2 S 模式信號(hào)處理

2.1 信號(hào)處理終端組成

S 模式信號(hào)處理終端是詢(xún)問(wèn)/應(yīng)答機(jī)信號(hào)數(shù)據(jù)處理的核心部分,詢(xún)問(wèn)機(jī)信號(hào)處理終端主要完成對(duì)詢(xún)問(wèn)信號(hào)的編碼和對(duì)應(yīng)答信號(hào)的解碼處理功能,應(yīng)答機(jī)信號(hào)處理終端主要完成對(duì)詢(xún)問(wèn)信號(hào)的解碼和產(chǎn)生應(yīng)答信號(hào)。信號(hào)處理終端組成框圖如圖1 所示,硬件電路主要由DSP+FPGA+AD+DDS 等器件組成,器件AD 主要實(shí)現(xiàn)對(duì)中頻信號(hào)的數(shù)據(jù)采樣(模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào));FPGA 主要完成信號(hào)數(shù)據(jù)處理,包括數(shù)據(jù)編碼、調(diào)制、解調(diào)、解碼、檢錯(cuò)和糾錯(cuò)等,具體實(shí)現(xiàn)過(guò)程見(jiàn)2.3 ～2.6 節(jié),對(duì)于詢(xún)問(wèn)應(yīng)答信號(hào)的調(diào)制解調(diào)過(guò)程和對(duì)應(yīng)答信號(hào)數(shù)據(jù)的糾錯(cuò)處理這里就不詳細(xì)介紹;DSP 主要實(shí)現(xiàn)與外部設(shè)備的數(shù)據(jù)通信功能(詢(xún)問(wèn)機(jī)參數(shù)、應(yīng)答機(jī)參數(shù)和部分?jǐn)?shù)據(jù)處理等);DDS 主要完成將數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)。充分利用FPGA 性能好、資源豐富、并行處理能力強(qiáng)以及開(kāi)發(fā)環(huán)境優(yōu)越等特點(diǎn),將主要的信號(hào)處理、數(shù)據(jù)處理、編解碼等功能通過(guò)FPGA 來(lái)實(shí)現(xiàn)完成。

圖1 信號(hào)處理終端組成框圖Fig.1 Block diagram of the Mode S signal processor

2.2 S 模式詢(xún)問(wèn)信號(hào)格式

S 模式詢(xún)問(wèn)信號(hào)和應(yīng)答信號(hào)格式[1]如圖2 所示。

S 模式詢(xún)問(wèn)信號(hào)脈沖的P1、P2為前導(dǎo)同步脈沖,P5為旁瓣抑制脈沖,采用脈沖幅度調(diào)制(ASK),脈沖寬度為0.8 μs,脈沖間隔為2 μs。數(shù)據(jù)塊脈沖為P6,寬度為16.25μs或30.25 μs,采用的是差分相移鍵控調(diào)制(DPSK),調(diào)制速率為4 Mbit/s,包含56 bit或112 bit的信息。最后24 bit數(shù)據(jù)是詢(xún)問(wèn)信息(前3 2bit或88 bit)的循環(huán)校驗(yàn)碼與飛機(jī)地址碼和多項(xiàng)式相乘結(jié)果的異或數(shù)據(jù)。

S 模式應(yīng)答信號(hào)由前導(dǎo)同步脈沖和56 bit 或112 bit的數(shù)據(jù)塊組成,前導(dǎo)同步采用脈沖幅度調(diào)制(ASK),數(shù)據(jù)采用脈沖位置調(diào)制(BPPM)。前導(dǎo)脈沖共由4 個(gè)脈沖組成,脈沖寬度為0.5 μs。前導(dǎo)脈沖用于S 模式應(yīng)答引導(dǎo)脈沖。數(shù)據(jù)塊每1 μs的時(shí)間間隔對(duì)應(yīng)于信息的一個(gè)比特。前0.5 μs有脈沖,則信息為“1”;后0.5 μs有脈沖,信息為“0”。傳輸速率為1 Mbit/s。與S 模式詢(xún)問(wèn)信號(hào)一樣, 數(shù)據(jù)塊最后24 bit是應(yīng)答信息(前32 bit或88 bit)的循環(huán)校驗(yàn)碼與飛機(jī)地址碼的異或數(shù)據(jù)。

2.3 S 模式詢(xún)問(wèn)編碼產(chǎn)生原理

S 模式詢(xún)問(wèn)機(jī)啟動(dòng)S 模式詢(xún)問(wèn)時(shí),由DSP 處理器根據(jù)詢(xún)問(wèn)機(jī)啟動(dòng)模式及詢(xún)問(wèn)機(jī)狀態(tài)設(shè)置,計(jì)算出詢(xún)問(wèn)信息數(shù)據(jù)M(x)以及地址碼A(x),FPGA 對(duì)數(shù)據(jù)進(jìn)行編碼調(diào)制(數(shù)據(jù)編碼原理[2]如圖3 所示),并通過(guò)DDS 產(chǎn)生詢(xún)問(wèn)中頻信號(hào)啟動(dòng)詢(xún)問(wèn)發(fā)射。

圖3 詢(xún)問(wèn)編碼過(guò)程Fig.3 Uplink encoding process

詢(xún)問(wèn)信號(hào)數(shù)據(jù)信息由M(x)(28 bit或88 bit)和AP(24 bit)組成,每種詢(xún)問(wèn)格式(詳細(xì)格式內(nèi)容見(jiàn)ICAO 附件10)對(duì)應(yīng)具體的M(x),將詢(xún)問(wèn)數(shù)據(jù)信息M(x)與生成多項(xiàng)式G(x)進(jìn)行循環(huán)冗余校驗(yàn)(CRC)得到數(shù)據(jù)P ,在S 模式的信號(hào)處理中,無(wú)論是編碼還是譯碼過(guò)程都使用了相同的生成多項(xiàng)式G(x)進(jìn)行數(shù)據(jù)的循環(huán)冗余校驗(yàn),實(shí)現(xiàn)對(duì)數(shù)據(jù)的保護(hù),也為詢(xún)問(wèn)機(jī)對(duì)應(yīng)答信號(hào)的數(shù)據(jù)檢錯(cuò)[3]糾錯(cuò)提供了依據(jù),提高了系統(tǒng)的應(yīng)答解碼能力。

數(shù)據(jù)B 為地址A(x)與生成多項(xiàng)式G(x)乘積的高24 bit,其中地址碼A(x)在詢(xún)問(wèn)機(jī)全呼詢(xún)問(wèn)和廣播時(shí)為全1,點(diǎn)名詢(xún)問(wèn)時(shí)為點(diǎn)名的應(yīng)答機(jī)的地址。

數(shù)據(jù)AP 為多項(xiàng)式P 和多項(xiàng)式B 相異或后的24 bit數(shù)據(jù)。

2.4 S 模式應(yīng)答機(jī)譯碼

S 模式應(yīng)答機(jī)在工作過(guò)程中,接收機(jī)一直處于接收狀態(tài)(應(yīng)答機(jī)處于應(yīng)答發(fā)射和廣播發(fā)射除外),并將下變頻后的中頻信號(hào)送入信號(hào)處理終端,終端接收并進(jìn)行詢(xún)問(wèn)信號(hào)解碼。終端處理流程如圖4 所示。

圖4 應(yīng)答機(jī)詢(xún)問(wèn)信號(hào)FPGA 處理流程Fig.4 FPGA-based interrogatation signal process flow for transpondor

FPGA 接收兩路AD 中頻采樣數(shù)據(jù)(應(yīng)答機(jī)配備兩個(gè)全向應(yīng)答天線(xiàn)),并進(jìn)行二進(jìn)制轉(zhuǎn)換,再將數(shù)據(jù)分別進(jìn)行ASK 解調(diào)和DPSK 解調(diào)(解調(diào)模型見(jiàn)圖5),再進(jìn)行門(mén)限及窄脈沖處理,根據(jù)詢(xún)問(wèn)格式提取同步脈沖P1和P2,如果滿(mǎn)足同步頭脈沖條件,則進(jìn)行上下天線(xiàn)比幅,對(duì)幅度強(qiáng)的信號(hào)詢(xún)問(wèn)旁瓣抑制處理,同時(shí)提取DPSK 解調(diào)后的脈沖數(shù)據(jù),根據(jù)脈沖的幅度寬度等信息進(jìn)行判斷, 提取詢(xún)問(wèn)數(shù)據(jù)(56 bit 或112 bit),將詢(xún)問(wèn)數(shù)據(jù)進(jìn)行譯碼處理并進(jìn)行數(shù)據(jù)檢錯(cuò)處理,完成后將數(shù)據(jù)送入DSP 處理器,DSP 根據(jù)當(dāng)前應(yīng)答機(jī)的狀態(tài)對(duì)詢(xún)問(wèn)數(shù)據(jù)進(jìn)行后續(xù)處理。

圖5 DPSK 解調(diào)模型Fig.5 Block diagram of DPSK demodulation

FPGA 實(shí)現(xiàn)數(shù)據(jù)譯碼處理過(guò)程,可根據(jù)詢(xún)問(wèn)編碼的產(chǎn)生過(guò)程進(jìn)行逆過(guò)程處理,得到詢(xún)問(wèn)信號(hào)中的地址信息A(x),也可以通過(guò)圖6 應(yīng)答機(jī)詢(xún)問(wèn)信息數(shù)據(jù)解碼過(guò)程得到詢(xún)問(wèn)信號(hào)中包含的地址信息。應(yīng)答機(jī)對(duì)詢(xún)問(wèn)信號(hào)數(shù)據(jù)檢錯(cuò)的過(guò)程實(shí)際上就是對(duì)譯碼得到的地址信息A(x)的判斷過(guò)程,如果A(x)為全1 或者與應(yīng)答機(jī)的地址一致,則詢(xún)問(wèn)數(shù)據(jù)譯碼正確,進(jìn)行后續(xù)處理,否則譯碼錯(cuò)誤,本次接收數(shù)據(jù)丟失。

圖6 為S 模式應(yīng)答機(jī)對(duì)詢(xún)問(wèn)信號(hào)信息數(shù)據(jù)的等效解碼電路[4],D 為D 觸發(fā)器,24 個(gè)D 觸發(fā)器初始值為0,模2 和加法網(wǎng)絡(luò)為所有抽頭的D 觸發(fā)器和輸入值模2 和過(guò)程。終端FPGA 提取出56 bit 或112 bit數(shù)據(jù)塊后,將所有數(shù)據(jù)按先高后低(先收到的數(shù)據(jù)為高)的順序依次輸入到數(shù)據(jù)輸入口A,同時(shí)保存輸出口C 的前32 bit或88 bit,輸出口B 輸出的最后24 bit即為譯碼得到的詢(xún)問(wèn)信號(hào)中攜帶的應(yīng)答機(jī)地址,得到原始的詢(xún)問(wèn)信息數(shù)據(jù)。

圖6 詢(xún)問(wèn)數(shù)據(jù)譯碼電路Fig.6 Decoding circuit of interrogation data

2.5 S 模式應(yīng)答機(jī)編碼

S 模式應(yīng)答機(jī)在收到詢(xún)問(wèn)信號(hào)(全呼、點(diǎn)名等)后,根據(jù)譯碼結(jié)果,產(chǎn)生相應(yīng)的應(yīng)答信號(hào)(應(yīng)答機(jī)自動(dòng)廣播即S 模式間歇振蕩器報(bào)告?zhèn)魉湍芰τ蓱?yīng)答機(jī)自己?jiǎn)?dòng))。應(yīng)答機(jī)的應(yīng)答信息數(shù)據(jù)編碼產(chǎn)生過(guò)程原理如圖7 所示。

圖7 應(yīng)答編碼過(guò)程Fig.7 Downlink encoding p rocess

終端DSP 處理器根據(jù)詢(xún)問(wèn)模式、數(shù)據(jù)長(zhǎng)度、規(guī)程、回答概率、分機(jī)狀態(tài)等信息產(chǎn)生相應(yīng)格式的應(yīng)答信號(hào)M(x)(28 bit或88 bit),將M(x)和A(x)等數(shù)據(jù)存入FPGA,FPGA 啟動(dòng)循環(huán)冗余校驗(yàn)(CRC),得到24 bit校驗(yàn)數(shù)據(jù)P,將P 與應(yīng)答機(jī)地址碼A(x)相異或,得到24 bit數(shù)據(jù)AP,再將所有信息數(shù)據(jù)(M(x)和AP)進(jìn)行脈位調(diào)制后發(fā)射。應(yīng)答信號(hào)的循環(huán)冗余校驗(yàn)和詢(xún)問(wèn)信號(hào)的一樣。應(yīng)答信息數(shù)據(jù)的編碼可以根據(jù)產(chǎn)生原理分步產(chǎn)生,也可以通過(guò)圖7 應(yīng)答信息數(shù)據(jù)編碼過(guò)程產(chǎn)生,在FPGA 中可以快速地實(shí)現(xiàn)CRC校驗(yàn)、數(shù)據(jù)異或等功能。需注意當(dāng)應(yīng)答格式DF 為0、4、5、16、20、21 或24 時(shí),A(x)為應(yīng)答機(jī)的地址;當(dāng)DF 為11 時(shí), A(x)為17 bit 0、3 bit CL和4 bit IC;當(dāng)DF 為17 或18 時(shí),A(x)為24 bit 0。

圖8 為S 模式應(yīng)答機(jī)應(yīng)答信息數(shù)據(jù)的等效編碼電路,與譯碼電路一樣,24 個(gè)D 觸發(fā)器初始值為0,模2 和加法網(wǎng)絡(luò)為所有抽頭的D 觸發(fā)器和輸入值模2和的值。將開(kāi)關(guān)選擇位置1,所有數(shù)據(jù)按先高后低的順序依次輸入到數(shù)據(jù)輸入口A(先收到的數(shù)據(jù)為高),輸入最后24 bit時(shí)開(kāi)關(guān)選擇位置0,同時(shí)保存輸出口C的前32 bit或88 bit,輸出口B 輸出的最后24 bit即為應(yīng)答編碼數(shù)據(jù)的AP ,完成后FPGA 對(duì)編碼后的信息數(shù)據(jù)進(jìn)行脈位編碼,同時(shí)終端啟動(dòng)應(yīng)答發(fā)射。

圖8 應(yīng)答數(shù)據(jù)編碼電路Fig.8 Encoding circuit of reply data

2.6 S 模式詢(xún)問(wèn)機(jī)譯碼

詢(xún)問(wèn)機(jī)在發(fā)射詢(xún)問(wèn)信號(hào)后,打開(kāi)接收機(jī)等待接收,應(yīng)答信號(hào)經(jīng)過(guò)接收機(jī)下變頻后送入信號(hào)處理終端,終端接收并進(jìn)行應(yīng)答信號(hào)處理。終端數(shù)據(jù)處理通過(guò)FPGA 硬件完成,處理流程如圖9 所示,FPGA完成數(shù)據(jù)解調(diào)、門(mén)限、窄脈沖處理后,提取同步脈沖和應(yīng)答數(shù)據(jù)脈沖,并進(jìn)行脈位解調(diào),提取應(yīng)答數(shù)據(jù)和設(shè)置數(shù)據(jù)置信度,將提取的數(shù)據(jù)譯碼處理后,進(jìn)行數(shù)據(jù)檢錯(cuò)處理,如果檢錯(cuò)后數(shù)據(jù)正確,則直接將數(shù)據(jù)送入DSP 處理器,否則進(jìn)行數(shù)據(jù)糾錯(cuò)處理(詢(xún)問(wèn)機(jī)信號(hào)處理終端必須對(duì)檢錯(cuò)有誤的數(shù)據(jù)進(jìn)行糾錯(cuò)處理,其糾錯(cuò)原理及方法可參考相關(guān)資料,本文不詳細(xì)敘述),完成后再將糾錯(cuò)后的數(shù)據(jù)送入DSP 處理器,并將詢(xún)問(wèn)結(jié)果傳給顯示等外部設(shè)備。FPGA 對(duì)應(yīng)答信息數(shù)據(jù)的譯碼處理,可根據(jù)應(yīng)答機(jī)的應(yīng)答編碼原理進(jìn)行逆過(guò)程處理,也可以根據(jù)應(yīng)答機(jī)的譯碼電路(如圖8 所示,應(yīng)答信號(hào)的譯碼電路與應(yīng)答編碼電路一致,唯一不同的就是譯碼電路端口A 輸入的是所有的應(yīng)答數(shù)據(jù),端口B 輸出的最后24 bit 為應(yīng)答機(jī)的地址碼)來(lái)實(shí)現(xiàn)。

圖9 詢(xún)問(wèn)機(jī)應(yīng)答信號(hào)FPGA 處理流程Fig.9 FPGA-based reply signal process flow for interrogator

詢(xún)問(wèn)信號(hào)處理終端對(duì)應(yīng)答信號(hào)的檢錯(cuò)處理,實(shí)際上就是對(duì)譯碼完成得到的24 bit地址碼與詢(xún)問(wèn)機(jī)所問(wèn)應(yīng)答機(jī)地址碼的比較判斷,如果一致,則數(shù)據(jù)正確,否則該數(shù)據(jù)有錯(cuò)誤,需要進(jìn)行糾錯(cuò)處理。

3 數(shù)據(jù)仿真及結(jié)果

在工程設(shè)計(jì)應(yīng)用中,根據(jù)實(shí)際的應(yīng)用和專(zhuān)業(yè)的儀器設(shè)備對(duì)本文介紹的方法進(jìn)行了仿真和驗(yàn)證。圖10 為S 模式詢(xún)問(wèn)信號(hào)的產(chǎn)生和處理仿真圖,(a)為S模式詢(xún)問(wèn)發(fā)射信號(hào)的原始數(shù)據(jù)(數(shù)據(jù)信息為0x20123456789abc),(b)是詢(xún)問(wèn)信號(hào)經(jīng)過(guò)差分編碼后的信號(hào),(c)為調(diào)制后的中頻詢(xún)問(wèn)發(fā)射信號(hào),(d)為終端的AD 采樣信號(hào)(采樣率為80 Msample/s,橫坐標(biāo)為采樣點(diǎn)數(shù),縱坐標(biāo)為12 bit采樣值),(e)為DPSK 解調(diào)處理中采樣信號(hào)通過(guò)一個(gè)碼元延遲后相乘結(jié)果(即差分相乘),(f)為差分相乘信號(hào)經(jīng)過(guò)低通濾波后的信號(hào)波形(高于該門(mén)限的信號(hào)為1,低于門(mén)限的信號(hào)為0),通過(guò)DPSK 解調(diào)處理,就得到了波形(g),為濾波后信號(hào)進(jìn)行門(mén)限判決后的波形,該解調(diào)信號(hào)和原始信號(hào)是一致的。

圖10 S 模式詢(xún)問(wèn)信號(hào)產(chǎn)生和處理仿真波形Fig.10 Modulate and demodu late process of Mode S interrogation signal

在實(shí)際調(diào)試中,我們通過(guò)ChipScope Pro(在線(xiàn)邏輯分析儀)對(duì)FPGA 內(nèi)部的編碼解碼等程序分別進(jìn)行數(shù)據(jù)測(cè)試,其中兩組數(shù)據(jù)如下所示。

(1)S 模式詢(xún)問(wèn)編碼

全呼詢(xún)問(wèn)數(shù)據(jù)前32 bit M(x)=0x58000000,全呼地址為A(x)=0x111111,根據(jù)圖3 得到AP =0x4A430A,得到發(fā)射數(shù)據(jù)為0x580000004A 430A;應(yīng)答機(jī)通過(guò)圖 6 (或圖 3)可得到詢(xún)問(wèn)數(shù)據(jù)0x58000000111111。短格式點(diǎn)名詢(xún)問(wèn)數(shù)據(jù)前32 bit M(x)=0x20000000, 點(diǎn)名應(yīng)答機(jī)地址為A(x)=0x29CBB8,根據(jù)圖3 得到AP =0xB115A2,得到發(fā)射數(shù)據(jù)為0x20000000B115A2;應(yīng)答機(jī)通過(guò)圖6(或圖3)可得到詢(xún)問(wèn)數(shù)據(jù)0x20000000B115A2。

(2)S 模式應(yīng)答編碼

廣播應(yīng)答數(shù)據(jù)前32 bit M(x)=0x58000000,廣播地址為A(x)=0x111111,根據(jù)圖7 得到AP =0x1F10F2,得到發(fā)射數(shù)據(jù)為0x580000001F10F2;詢(xún)問(wèn)機(jī)通過(guò)圖 8 (或圖 7)可得到廣播數(shù)據(jù)0x58000000111111。短格式點(diǎn)名應(yīng)答數(shù)據(jù)前32 bit M(x)=0x20000000, 應(yīng)答機(jī)地址為 A (x)=0x29CBB8,根據(jù)圖7 得到AP=0xA 9ADE7,得到發(fā)射數(shù)據(jù)為0x20000000 A9ADE7;詢(xún)問(wèn)機(jī)通過(guò)圖8(或圖7)可得到詢(xún)問(wèn)數(shù)據(jù)0x2000000029CBB8。

4 結(jié)束語(yǔ)

本文主要介紹了詢(xún)問(wèn)/應(yīng)答信號(hào)的處理過(guò)程和數(shù)據(jù)的編解碼原理和硬件實(shí)現(xiàn)方法,將傳統(tǒng)主要由軟件完成的數(shù)據(jù)處理通過(guò)硬件FPGA 完成。該設(shè)計(jì)已經(jīng)在工程應(yīng)用中實(shí)現(xiàn),并通過(guò)航管專(zhuān)用測(cè)試儀器(美國(guó)An Aeroflex 公司的MK12/Mode S IFF Accessory Unit)和航管應(yīng)答機(jī)(美國(guó)Honeywell 公司的KT73 Mode S Transponder)測(cè)試。隨著FPGA 產(chǎn)品的不斷更新?lián)Q代,FPGA 資源越來(lái)越大,功耗越來(lái)越低,處理速度越來(lái)越快,設(shè)計(jì)者可以實(shí)現(xiàn)更優(yōu)的信號(hào)處理,不斷提高終端的處理能力,實(shí)現(xiàn)系統(tǒng)更高的抗干擾和多目標(biāo)處理能力。

[1] ICAO.Annex10 to The Convention on International Civil Aviation[M] .2nd ed.[S.l.] :International Civil Aviation Organization,1998.

[2] ICAO.Manual on the Secondary Surveillance Radar(SSR)Systems[M] .3the ed.[ S.l.] :International Civil Aviation Organization,2004.

[3] 徐慧.基于TMS320C6416 的S 模式二次雷達(dá)應(yīng)答信號(hào)處理系統(tǒng)[ D] .成都:電子科技大學(xué),2005:11-12.

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ZHANG Wei.The Theory of Secondary Radar[M] .Beijing:National Defense Industry Press,2009:140-157.(in Chinese)