捷聯(lián)慣性組合導航系統(tǒng)的工程設計

吳俊偉，梁彥超

(哈爾濱工程大學自動化學院，黑龍江哈爾濱 150001)

捷聯(lián)慣性組合導航系統(tǒng)的工程設計

吳俊偉，梁彥超

(哈爾濱工程大學自動化學院，黑龍江哈爾濱 150001)

為適應組合導航計算機系統(tǒng)的微型化、高性能度的要求，拓寬導航計算機的應用領域，文中設計了一種基于PC104和可編程邏輯陣列器件協(xié)同合作的導航計算機系統(tǒng)。系統(tǒng)主要包括數(shù)據(jù)采集模塊和數(shù)據(jù)解算模塊兩部分，給出了PC104與FPGA的片內(nèi)接收模塊進行通信的設計方案。為提高FPGA與工控機之間的數(shù)據(jù)傳輸速度，設計了通過共享雙端口RAM的方式，實現(xiàn)了工控機與FPGA之間的高速數(shù)據(jù)交換。從硬件結構和軟件設計方面說明了系統(tǒng)各模塊的功能以及模塊間的通信。

組合導航;PC104;FPGA;雙口RAM

捷聯(lián)慣性組合導航系統(tǒng)是一種完全自主的定位導航系統(tǒng)，它可以連續(xù)實時地提供位置、速度和姿態(tài)信息，短時精度較高，但誤差隨時間增長而不斷積累。GPS導航系統(tǒng)能夠全天候提供信息，且誤差不隨時間積累。因此，將它們組合起來，利用卡爾曼濾波技術進行融合，可以發(fā)揮各自優(yōu)勢，提高導航精度。由于捷聯(lián)系統(tǒng)沒有穩(wěn)定的物理平臺，慣性器件測量的數(shù)值不能直接進行導航計算，必須先經(jīng)過大量、實時、精確的數(shù)學運算建立起數(shù)學平臺，才能得到導航參數(shù)，在計算上較復雜，對計算機的性能要求高。為減小體積、重量和增加可靠性。文中提出利用PC104嵌入式工控機和FPGA設計一種雙CPU結構的捷聯(lián)慣性組合導航系統(tǒng)。系統(tǒng)中PC/104總線結構的嵌入式工控機來承擔姿態(tài)解算任務，采用FPGA控制組合系統(tǒng)的采集模塊，并利用其內(nèi)部資源，設計了雙口RAM模塊、串口接口模塊等。雙CPU系統(tǒng)使PC104可以專注于解算，保證了系統(tǒng)的實時性。

1 捷聯(lián)慣性組合導航系統(tǒng)總體方案

捷聯(lián)慣導系統(tǒng)是將加速度計和陀螺儀沿載體坐標系安裝，在進行導航參數(shù)計算時，需要是導航坐標系中的量。因此應先將慣性器件測得的比力和角加速度誤差補償后送入計算機進行實時計算，可以得到將比力從載體坐標系轉(zhuǎn)換到導航坐標系的姿態(tài)矩陣。通過姿態(tài)矩陣可以確定載體的姿態(tài)信息。姿態(tài)矩陣常用的即時修正方法有歐拉角法、方向余弦法和四元數(shù)法，設計采用四元數(shù)法。為進行導航解算，選取地理坐標系為導航坐標系，三軸分別指向東向、北向和天向［1］。

根據(jù)捷聯(lián)慣性組合導航系統(tǒng)的特點，提出采用PC104總線嵌入式工控機的捷聯(lián)慣性組合導航系統(tǒng)的硬件設計方案，系統(tǒng)包括數(shù)據(jù)采集和數(shù)據(jù)解算模塊。數(shù)據(jù)采集模塊由FPGA負責控制A/D轉(zhuǎn)換將陀螺儀和加速度計輸出的模擬信號轉(zhuǎn)換為數(shù)字信號。在FPGA內(nèi)部開辟一塊存儲單元，F(xiàn)PGA讀取A/D的轉(zhuǎn)換結果存放在內(nèi)嵌的雙口RAM中。FPGA通過雙口RAM與PC104進行實時通信，F(xiàn)PGA把采集的數(shù)據(jù)進行處理后送入雙口RAM中，然后發(fā)中斷信號給PC104，通知其已經(jīng)有數(shù)據(jù)可以處理。PC104收到中斷信號后，將雙口RAM中的數(shù)據(jù)取走進行處理和解算。FPGA和PC104同時工作，提高了系統(tǒng)的運行速度。系統(tǒng)要求數(shù)據(jù)采樣頻率為1 kHz，數(shù)據(jù)解算頻率為100 Hz，外加時鐘頻率為40 MHz。

圖1 系統(tǒng)總體框圖

2 系統(tǒng)硬件設計

數(shù)據(jù)采集部分采用Altera公司的EP2C35F672，它是CycloneⅡ系列產(chǎn)品之一，一個LAB中有16個LE，增加了乘法器模塊，增強了DSP處理能力。由33 216個LE組成，片上有105個M4K RAM塊，片內(nèi)有35個18×18個硬件乘法器，片上有4個PLL，可以實現(xiàn)多個時鐘域。PC104總線結構嵌入式工控機具有功耗低、單5 V供電、工作溫度范圍寬、可靠性高、抗震性好、結構小巧緊湊、浮點運算能力強、運算速度快等顯著特點。最適合在嵌入式控制系統(tǒng)中應用。因此它是開發(fā)導航計算機的理想方案［2－3］。

2.1 數(shù)據(jù)采集模塊

數(shù)據(jù)采集部分由慣性測量元件、GPS接收機、信號調(diào)理部分、A/D轉(zhuǎn)換電路和FPGA控制器等構成。在這部分中，F(xiàn)PGA主要完成同步產(chǎn)生A/D轉(zhuǎn)換的時序，數(shù)字濾波和存儲經(jīng)A/D轉(zhuǎn)換后的陀螺和加表的數(shù)據(jù)。慣性測量元件主要包括3個加速度計和3個陀螺儀，正交安裝于坐標系的X軸、Y軸和Z軸，用于提供載體在載體坐標系上的比力和角速度，采用模擬信號輸出，加速度計采用差分輸出。由于慣性器件安裝在一個密閉的容器中，受溫度影響也比較大，必須采集溫度信號對慣性器件進行補償。A/D轉(zhuǎn)換電路采用TI公司的A/D芯片ADS1258，ADS1258是一個靈活的、24位低噪聲最優(yōu)化的、快速的、多通道的、高分辨率的模擬/數(shù)字轉(zhuǎn)換芯片。24位的精度是0.000 000 06，其理論值較16位A/D有較大的提高。根據(jù)芯片資料，ADS1258中的轉(zhuǎn)換器可以提供最大23.7 ksample/s的通道掃描速度，可以在＜700 μs的時間里完成一個完整的16通道掃描。模擬電壓輸入范圍為 ±2.5 V［4－5］。

數(shù)據(jù)采集部分的功能之一是將加速度計和陀螺儀輸出的模擬信號轉(zhuǎn)換為數(shù)字信號，并將這一數(shù)字信號送入導航計算機。為提高系統(tǒng)的精度，在A/D轉(zhuǎn)換前要先將加速度計和陀螺儀輸出的信號進行放大，通過減法電路和低通濾波電路進行調(diào)理，然后再通過FPGA控制AD1258進行轉(zhuǎn)換。讀取轉(zhuǎn)換數(shù)據(jù)，利用FPGA內(nèi)部邏輯設計FIR數(shù)字濾波器，將處理后的數(shù)據(jù)送入FPGA內(nèi)部的雙口RAM，向主CPU發(fā)出數(shù)據(jù)準備好中斷。這些由FPGA控制，保證了PC104實時處理和接收到的數(shù)據(jù)。用FPGA這種純硬件結構實現(xiàn)的數(shù)據(jù)采集系統(tǒng)比用MCU等器件用軟件控制的數(shù)據(jù)采集系統(tǒng)速度快，且容易修改。

采集模塊的另一個功能是進行GPS數(shù)據(jù)采集。GPS輸出經(jīng)度、緯度和速度等信息。設計采用Jupitre21GPS OEM模塊，體積小、重量輕、功耗低，首次定位和重新捕獲時間短，具有強大的抗干擾、抗遮擋能力。OEM板的輸入、輸出格式均按RS232串口通信協(xié)議，設定為8個數(shù)據(jù)位，1個起始位，1個停止位，無奇偶校驗。GPS接收機數(shù)據(jù)輸出通過RS－232串行口，它信號輸出的頻率比較低，大約每秒更新一次，接收的數(shù)據(jù)要完成解碼才能用于組合系統(tǒng)的修正。本系統(tǒng)用FPGA實現(xiàn)RS232接口，用于接收GPS的數(shù)據(jù)［6］。

圖2 數(shù)據(jù)采集原理圖

2.2 導航解算模塊

導航解算模塊是捷聯(lián)慣性組合導航系統(tǒng)的核心。該部分的功能主要完成姿態(tài)矩陣的即時修正、位置姿態(tài)信息的求取和卡爾曼濾波等運算。要求導航計算機對浮點數(shù)據(jù)的處理能力強，并且整個導航計算中涉及大量的矩陣計算，運算量較大。PC104采用中斷機制工作，需要處理FPGA數(shù)據(jù)準備好中斷請求、導航計算、濾波計算。

2.3 FPGA和PC104之間的通信

設計采用兩個控制器結構，PC104要進行導航解算，就要將FPGA采集處理后的數(shù)據(jù)接收。若通過FIFO來傳遞數(shù)據(jù)，由于FIFO的先進先出原則，則存在一個采用頻率和解算速率的配合問題。而系統(tǒng)又要求較好的實時性，即每次要進行解算都能立即得到最新的實時數(shù)據(jù)。雙口RAM方式無論是通信速率還是硬件實現(xiàn)的難易程度上都是處理器間高速通信的最佳選擇。系統(tǒng)采用雙口RAM實現(xiàn)FPGA和PC104之間的數(shù)據(jù)共享。

雙口RAM存儲器具有兩套獨立的讀寫控制線、地址線和數(shù)據(jù)線?？梢宰杂稍L問，互不干擾。用FPGA實現(xiàn)雙口RAM的功能可以較好地解決并行性和速度問題，而且其靈活的可配置特性使得基于FPGA的雙口RAM易于進行修改、測試及系統(tǒng)升級，可降低設計成本，縮短開發(fā)周期，減小了導航計算機的體積。因此本設計直接采用FPGA構建雙口RAM，同時進行讀寫操作控制。PC104總線上的I/O地址范圍為0000H～FFFFH，選取地址段0200H～027FH作為雙口RAM的地址段，共128個地址單元。FPGA與PC104引腳電平不同，F(xiàn)PGA的I/O口供電電壓為3.3 V，PC104的總線為5 V TTL電平。因此，為使系統(tǒng)安全穩(wěn)定地工作，需要一個電平轉(zhuǎn)換器件。在PC104和FPGA之間使用起電平轉(zhuǎn)換作用的CPLD，同時由它產(chǎn)生地址譯碼電路［7］。

圖3 PC104和FPGA信號連接圖

3 軟件設計

軟件設計以滿足導航參數(shù)解算為主，采集模擬的慣性測量器件及GPS數(shù)據(jù)，通過雙CPU之間的軟硬件形成呼叫和應答機制。由FPGA負責加速度計和陀螺儀輸出信息的采集及數(shù)據(jù)處理，采用FPGA接收讀取GPS的數(shù)據(jù);PC/104工控機負責對FPGA采集到的數(shù)據(jù)進行解算。對控制采樣及數(shù)據(jù)處理模塊的軟件設計主要是控制A/D轉(zhuǎn)換，構建內(nèi)部存儲器、數(shù)字濾波器和串行接口等，采用硬件描述語言Verilog HDL。組合系統(tǒng)的解算由PC104完成，對PC104的軟件設計采用C語言在DOS系統(tǒng)下在Turbo C中編寫，導航解算應有不同的解算周期。因此，導航計算機系統(tǒng)軟件設計分為FPGA軟件和PC/104主控系統(tǒng)軟件兩部分。

圖4 組合導航系統(tǒng)軟件流程圖

3.1 FPGA軟件設計

FPGA是按照主CPU的指令來執(zhí)行對加速度計的數(shù)據(jù)采集和數(shù)據(jù)處理任務，然后將預處理的結果寫入雙端口RAM，供PC/104使用。FPGA內(nèi)部的邏輯塊包括時鐘、A/D控制器、數(shù)字濾波器、雙口RAM、接口單元等。數(shù)字濾波器的設計直接采用設計好的FIR濾波器的IP核。通過Verilog HDL語言對雙口RAM的描述可以在FPGA內(nèi)部實現(xiàn)雙口RAM，并且進行讀寫控制。雙口RAM在使用上需要注意的問題就是，可能會發(fā)生共享沖突，出現(xiàn)寫入值和讀出值出現(xiàn)混亂的狀態(tài)。設計采用文獻［8］的方法設計雙口 RAM沖突解決方案。

圖5 雙口RAM的RTL圖

在FPGA內(nèi)部實現(xiàn)一個串口模塊，采用GPS接收機默認的4 800 bit·s－1，首先將系統(tǒng)的40 MHz時鐘進行分頻，一般對數(shù)據(jù)進行過采樣，以便正確接收GPS接收機的數(shù)據(jù)。取過采樣頻率為波特率的8倍。有了4 800×8 Hz的頻率之后，進行串并轉(zhuǎn)換。為防止毛刺信號被誤認為是起始信號，定義一個2位的計數(shù)器進行判斷起始位4次。接著用狀態(tài)機實現(xiàn)對起始位、數(shù)據(jù)和停止位的檢測，就可進行數(shù)據(jù)的接收。通過Verilog HDL語言編寫接收GPS數(shù)據(jù)程序，采用狀態(tài)機方法檢測 GPS數(shù)據(jù)起始符，本系統(tǒng)采用$GPRMC，(UTC 時間)，A，(緯度信息)，N，(經(jīng)度信息)，E，(速度信息)，289.0，020710，10.3，W ×5B 協(xié)議，本系統(tǒng)只用位置和速度信息對捷聯(lián)慣導系統(tǒng)進行校正。接收到的GPS數(shù)據(jù)為對應ASCII值的二進制數(shù)。

圖6 串行接口模塊

3.2 PC104軟件設計

數(shù)據(jù)解算采用PC104為核心處理器。采集的陀螺和加速度計的信息經(jīng)過誤差補償后，將陀螺儀測量的角速度數(shù)據(jù)進行解算，得到姿態(tài)矩陣，再用姿態(tài)矩陣將沿載體坐標系的加速度測量的比力信息轉(zhuǎn)換到導航坐標系上，進行積分運算，同時根據(jù)姿態(tài)矩陣中的元素可以解算出姿態(tài)角信息。再用GPS測量得到的位置、速度信息和捷聯(lián)慣導系統(tǒng)解算得到的位置、速度的差值作為觀測量，通過卡爾曼濾波，修正導航系統(tǒng)的參數(shù)，為慣性元件提供誤差修正，以提高導航精度。將得到的位置、速度、姿態(tài)等信息輸出，進行控制載體。PC104對雙口RAM的端口地址讀/寫操作的函數(shù)為inport(int protid)和 outport(int portid，int value)，protid為端口地址，value為要發(fā)送數(shù)據(jù)。

4 結束語

文中以PC104為核心處理器，輔以FPGA控制采集和A/D轉(zhuǎn)換，形成雙CPU協(xié)作模式，通過雙口RAM進行通信，主CPU可以專心進行導航計算，避免了因數(shù)據(jù)采集工作而降低效率。雙CPU并行工作，相互配合，大大地提高了系統(tǒng)的整體效率。系統(tǒng)體積小、精度高、結構簡單、功耗小。將導航參數(shù)通過串口輸出，可應用于船舶、車輛、飛機等，能滿足導航和定位的要求。

［1］陳哲.捷聯(lián)慣導系統(tǒng)原理［M］.北京:宇航出版社，1986.

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［5］孫沁梅，榮太平.多路數(shù)據(jù)循環(huán)采集系統(tǒng)設計［J］.電子世界，2005(5):25－26.

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The Project Design of the Inertia Integrated Navigation System

WU Junwei，LIANG Yanchao
(College of Automation，Harbin Engineering University，Harbin 150001，China)

To meet the need of the integrated navigation computer's minimization and high performance so as to expand its applications，this paper designs an integrated navigation system based a PC104 and FPGA.The navigation computer system includes a data acquisition module and a data decoding module.The design for PC104 to transmit data to dual-port RAM in FPGA is proposed.In order to improve the data communication speed between FPGA and the industrial computer，a method for realizing data exchange through dual-port RAM is designed.The functions of and communication between modules are introduced from the aspects of the hardware structure and software design.

integrated navigation;PC104;FPGA;dual-port RAM

TP368

A

1007－7820(2012)01－069－04

2011-07-21

吳俊偉(1962—)，女，博士，教授。研究方向:估計理論與信號處理，慣性導航技術。梁彥超(1986—)，男，碩士研究生。研究方向:現(xiàn)代艦船綜合導航技術。