全功能SPI接口的設(shè)計(jì)與實(shí)現(xiàn)

辛?xí)詫帲瑢O文強(qiáng)

（沈陽工業(yè)大學(xué) 研究生學(xué)院，遼寧 沈陽 110870）

SPI串行通信接口是一種常用的標(biāo)準(zhǔn)接口，由于其使用簡單方便且節(jié)省系統(tǒng)資源，很多芯片都支持該接口，應(yīng)用相當(dāng)廣泛[1]。但是現(xiàn)有文獻(xiàn)和設(shè)計(jì)多數(shù)僅實(shí)現(xiàn)了SPI接口的基本發(fā)送和接收功能，對SPI接口的時序控制沒有進(jìn)行深入的研究。全功能SPI接口應(yīng)具有四種不同的時鐘模式，以適應(yīng)具有不同時序要求的從控制器。文中主要研究SPI接口的時鐘時序，并用具體電路實(shí)現(xiàn)具有4種不同極性和相位的時鐘，最后通過仿真驗(yàn)證和FPGA驗(yàn)證[2]。

1 SPI控制器典型結(jié)構(gòu)

SPI模塊中的典型結(jié)構(gòu)是用于通信的主從2個控制器之間的連接，如圖1所示。由串行時鐘線（SPICLK）、主機(jī)輸入從機(jī)輸出線（SPISOMI）、主機(jī)輸出從機(jī)輸入線（SPISIMO）、SPI選通線（SPISTE）4條線組成[3]。當(dāng)CPU通過譯碼向主控制器寫入要傳輸?shù)臄?shù)據(jù)時，主控制器通過串行時鐘線來啟動數(shù)據(jù)傳輸，將會在串行時鐘線的一個邊沿將數(shù)據(jù)移出移位寄存器，而在串行時鐘的另一個邊沿將數(shù)據(jù)鎖存在移位寄存器中。SPI選通線是SPI控制器的使能端，可以選擇多個從機(jī)，實(shí)現(xiàn)一主多從的結(jié)構(gòu)，只要SPI選通信號將要選的從機(jī)處的選通信號變?yōu)榈碗娖骄湍軌蜻B接成功。

圖1 SPI主從連接Fig.1 Master-slave link

2 全功能SPI控制器設(shè)計(jì)

2.1 SPI控制器內(nèi)部結(jié)構(gòu)

SPI控制器的原理框圖如圖2所示，其中主要包括：

1）SPI控制器的內(nèi)部寄存器

圖2 SPI控制器原理框圖Fig.2 Functional block diagram of SPI module

SPI操作控制寄存器（SPICTL），SPI狀態(tài)寄存器（SPISTS），SPI波特率設(shè)計(jì)寄存器 （SPIBRR），SPI接收緩沖寄存器（SPIRXBUF），SPI發(fā)送緩沖寄存器 （SPITXBUF），SPI串行數(shù)據(jù)寄存器（SPIDAT），SPI中斷優(yōu)先級控制寄存器（SPIPRI）。

2）SPI控制器內(nèi)的功能模塊

時鐘分頻模塊 （Frequency Divider），內(nèi)部時鐘產(chǎn)生電路（Clk_Occur）， 狀 態(tài) 控 制 機(jī) （State Control）， 中 斷 控 制 （Int Control），測試模塊（Test），輸出控制模塊（Dateout Control）。

2.2 SPI控制器工作原理

圖2給出了SPI控制器的基本原理框圖。SPI控制器可工作在主模式和從模式下，由于在主模式下需要提供相應(yīng)的時鐘給從控制器，較從模式下工作更為復(fù)雜，所以將用工作在主模式下的SPI控制器描述內(nèi)部工作原理。

在開始傳送數(shù)據(jù)前，需將SPI控制器進(jìn)行配置，設(shè)定時鐘波特率（SPIBPR），時鐘相位和極性，需要傳送的字符位數(shù)（SPICCR）?；九渲媒Y(jié)束后，向 SPITXBUF和SPIDAT 2個寄存器內(nèi)寫入要傳送的數(shù)據(jù)時，將會起動一次發(fā)送和接收操作。如果有正在傳送的數(shù)據(jù)，向SPITXBUF內(nèi)寫入數(shù)據(jù)，新的數(shù)據(jù)將在當(dāng)前數(shù)據(jù)傳送結(jié)束后自動進(jìn)行發(fā)送和接收操作。

寫入SPICRR寄存器里的Char0～Char3位將會配置SPI狀態(tài)控制模塊里的計(jì)數(shù)器。狀態(tài)控制是系統(tǒng)的核心部分，為了使系統(tǒng)結(jié)構(gòu)化，設(shè)計(jì)了狀態(tài)機(jī)，如圖3所示，分為3種狀態(tài)，分別是空閑狀態(tài)、發(fā)送命令狀態(tài)（配置SPI各個寄存器）、數(shù)據(jù)狀態(tài)。其中數(shù)據(jù)狀態(tài)包括數(shù)據(jù)的傳送和讀取[4]。

作為全功能SPI接口，在設(shè)計(jì)時加入了測試模塊。使能相關(guān)地址譯碼，將使系統(tǒng)內(nèi)部關(guān)鍵節(jié)點(diǎn)通過輸出控制模塊傳送到數(shù)據(jù)總線。

圖3 SPI控制器狀態(tài)機(jī)Fig.3 State machine of SPI module

2.3 全功能SPI控制器的時鐘設(shè)計(jì)

SPI控制器為了和外部數(shù)據(jù)進(jìn)行交換，根據(jù)外設(shè)工作要求，其輸出串行同步時鐘極性和時鐘相位可以進(jìn)行匹配。但時鐘極性對傳輸協(xié)議沒有重大影響。如圖4所示，全功能SPI控制器包括4種不同的時鐘模式：

無延時的上升沿：SPI在SPICLK信號上升沿發(fā)送數(shù)據(jù)，在SPICLK信號下降沿接

收數(shù)據(jù)；

無延時的下降沿：SPI在SPICLK信號下降沿發(fā)送數(shù)據(jù)，在SPICLK信號上升沿接收數(shù)據(jù)；

有延時的上升沿：SPI在SPICLK信號上升沿之前的半個周期發(fā)送數(shù)據(jù)，在SPICLK信號下降沿接收數(shù)據(jù)；

有延時的下降沿：SPI在SPICLK信號下降沿之前的半個周期發(fā)送數(shù)據(jù)，在SPICLK信號上升沿接收數(shù)據(jù)

圖4 與發(fā)送和接收相對應(yīng)的4種時鐘模式Fig.4 Four different clocking schemes when sending and receiving

對于SPI控制器內(nèi)部時鐘的產(chǎn)生，在對系統(tǒng)時鐘進(jìn)行分頻之后，還要對生成的時鐘進(jìn)行一定處理，因?yàn)榉诸l后的時鐘其高電平時間是幾個系統(tǒng)時鐘周期的和，控制移位寄存器的時鐘采用的是系統(tǒng)時鐘，為了在SPICLK的一個時鐘周期內(nèi)只移位一位數(shù)據(jù)，必須要求內(nèi)部時鐘的高電平時間為一個系統(tǒng)時鐘的周期，才能保證在SPICLK的一個時鐘周期內(nèi)，只有一位數(shù)據(jù)的接收和發(fā)送。

圖5為實(shí)現(xiàn)上述功能的具體電路，即SPI控制器時鐘產(chǎn)生的電路結(jié)構(gòu)。在圖5中，分頻后的時鐘為DICLK，作為與門的一個輸入端進(jìn)入模塊后對其進(jìn)行處理。節(jié)點(diǎn)Y1和Y2的輸出方程為:

分頻時鐘DICLK通過節(jié)點(diǎn)Y1和Y2后，其高電平時間僅為一個系統(tǒng)時鐘周期，且Y1較Y2延遲半個周期。MUX1的選擇端S來自配置寄存器的Phase端，選擇有延遲的Y1還是無延遲的Y2通過。分頻后的時鐘將被用于兩個用途，一是產(chǎn)生SPICLK作為從控制器的輸入時鐘。二是作為主控制器的內(nèi)部時鐘，被用于計(jì)數(shù)器的計(jì)數(shù)脈沖和用于控制串行移位寄存器SPIDAT。

當(dāng)分頻時鐘用于產(chǎn)生SPICLK時，異或門XOR1的一個輸入端來自配置寄存器的Polarity端，用于控制時鐘極性。節(jié)點(diǎn)Y3作為D觸發(fā)器MTN1的輸出端，輸出方程為：

同時D觸發(fā)器MTN1的S0端的輸入方程為：

S0為0，D觸發(fā)器上升沿觸發(fā)。S0為1，D觸發(fā)器保持原狀態(tài)。通過MTN1后的分頻時鐘，其高電平時間和低電平時間相等或相差一個系統(tǒng)時鐘周期，這個時鐘即為主模式下產(chǎn)生的SPICLK，通過Phase和Polarity端的選擇將會有四種不同時鐘模式。

當(dāng)分頻時鐘用于產(chǎn)生SPI控制器的內(nèi)部時鐘時，MUX2的選擇端S來自配置寄存器的主/從模式選擇端，選擇內(nèi)部時鐘還是外部時鐘通過。輸出端LANCLK用于SPI控制器的數(shù)據(jù)輸入/輸出鎖存時鐘。其方程為：

這里的DICLKn為通過MUX2后的分頻時鐘。由于時鐘極性對傳輸協(xié)議沒有影響，所以上式將使四種時鐘模式轉(zhuǎn)變成2種，即上升沿?zé)o延遲和下降沿有延遲，而后在用于控制數(shù)據(jù)的輸入/輸出鎖存。通過節(jié)點(diǎn)Y2的分頻時鐘經(jīng)過控制邏輯傳送到輸出端CNTCLK和DATCLK，這兩個時鐘分別用于SPI控制器內(nèi)部計(jì)數(shù)器的計(jì)數(shù)時鐘和移位寄存器的控制時鐘。

以上分析均是在SPI控制器工作在主模式的情況，當(dāng)SPI控制器工作在從模式時，外部時鐘來自與門AND1的一個輸入，通過控制邏輯分別到達(dá)CNTCLK和DATCLK端。

在時鐘生成模塊里同時具有相應(yīng)控制功能：Reset引腳，模塊的復(fù)位端，低有效。SPISTE引腳，SPI控制器的使能端，低有效。Susp_free和Susp_soft引腳，決定了當(dāng)仿真器突然中斷時SPI模塊將采取何種動作，在時鐘生成模塊里，Susp_free和Susp_soft被置為00時，將關(guān)斷SPICLK，使正在傳送的數(shù)據(jù)立即停止。

圖5 SPI控制器時鐘產(chǎn)生電路Fig.5 Clk generating circuit of SPImodule

3 SPI控制器的仿真實(shí)現(xiàn)

SPI控制器的仿真使用Mentor公司的ModelSim軟件，該軟件可在windows，Linux平臺上使用，支持VHDL或Verilog硬件描述語言（HDL）仿真。它支持所有器件的行為級仿真、VHDL或Verilog仿真激勵。為了測試設(shè)計(jì)的正確性，編寫了testbench模塊，包括產(chǎn)生時鐘信號，控制寄存器的配置，收發(fā)的數(shù)據(jù)，產(chǎn)生的中斷等[5]。

3.1 SPI控制器時鐘仿真驗(yàn)證

當(dāng)SPI工作在主模式下，全功能SPI控制器根據(jù)從控制器的時序要求會提供具有4種不同極性和相位的時鐘。圖6為SPI控制器內(nèi)部時鐘生產(chǎn)模塊的仿真驗(yàn)證，輸入DICLK為分頻后時鐘，其對系統(tǒng)時鐘進(jìn)行了14分頻。時鐘生產(chǎn)模塊對DICLK進(jìn)行處理，產(chǎn)生LANCLK，CNTCLK，DATCLK和4種不同極性和相位的SPICLK。

圖6 SPI控制器內(nèi)部時鐘產(chǎn)生模塊的仿真結(jié)果Fig.6 Simulation results of CLK generating circuit

3.2 SPI控制器工作在主模式下的驗(yàn)證測試

通過配置寄存器選擇SPI工作在主模式，此時主SPI通過引腳SPICLK提供整個串行網(wǎng)絡(luò)的串行時鐘。SPI波特率寄存器決定發(fā)送和接收的傳輸速率。發(fā)送數(shù)據(jù)時，主控制器先發(fā)送SPICLK信號，然后向SPIDAT和SPITXBUF寄存器寫入數(shù)據(jù)C00F和8FF，寫入這兩個寄存器都可以啟動SPISIMO引腳上的數(shù)據(jù)發(fā)送（先發(fā)送最高有效位）。同時從控制器通過引腳SPISIMO將接收到的數(shù)據(jù)移入SPIDAT的最低位，當(dāng)選定量的位發(fā)送完時，整個數(shù)據(jù)發(fā)送完畢，數(shù)據(jù)按照右對齊的格式存入SPIRXBUF中，以備系統(tǒng)讀?。ㄒ话銥閏pu），同時中斷標(biāo)志位被置為1，當(dāng)系統(tǒng)發(fā)出指令，讀取存在SPITXBUF的數(shù)據(jù)時，SPI中斷標(biāo)志位被清零，仿真結(jié)果如圖7所示。

圖7 SPI控制器工作在主模式下仿真結(jié)果Fig.7 The simulation results of master mode

4 結(jié)束語

文中提出了一種全功能硬件SPI接口設(shè)計(jì)方法，實(shí)現(xiàn)了4種具有不同極性和相位的時鐘，它吸取了傳統(tǒng)軟硬件的優(yōu)點(diǎn)，具有速度快、結(jié)構(gòu)簡單的特點(diǎn)，并已通過功能仿真和FPGA驗(yàn)證，結(jié)果證明本設(shè)計(jì)是可靠的，可直接用于FPGA中或者作為硬件電路嵌入具體芯片內(nèi)[6]。

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