一種高性能低電壓全擺幅CMOS運放設計

潘學文

（湖南科技學院 計算機與通信工程系，湖南 永州 425100）

一種高性能低電壓全擺幅CMOS運放設計

潘學文

（湖南科技學院 計算機與通信工程系，湖南 永州 425100）

采用CMOS 0.5μm 工藝設計了一種低電壓全擺幅CMOS運算放大器，提出了一種新穎簡單的電平偏移電路，為運放的輸入級提供了良好的電平位移，當電源電壓降至或者小于N 型與P 型管閾值電壓之和時，也能使的運放在任何共模輸入電壓下可以正常工作，實現(xiàn)了輸入級的Rail-to-Rail特性和恒跨導。采用Hspice軟件仿真,在1.3v單電源供電下，直流開環(huán)增益達106.5dB，相位裕度為72°，功耗178.8μW。整個電路結構簡單緊湊．適合于低電壓應用。

CMOS；Rail-to-Rail；運放；電平偏移

0 引言

近年來，隨著CMOS工藝的發(fā)展，器件的特征尺寸的減小，集成電路的集成度提高, 使得集成電路向著低壓低功耗的方向發(fā)展[1]。為了適應低壓低功耗的發(fā)展趨勢，低電壓、高功效、高性能的模擬電路單元的設計成為人們關注的焦點。而運算放大器作為模擬電路的最主要的組成單元，也受到越來越多的重視。電源電壓的降低對運算放大器的最大影響就是輸入和輸出信號的動態(tài)幅度大大減小[2,3]。為了增加其輸入、輸出電壓范圍和信噪比，迫切需要設計具有rail-to-rail輸入、輸出能力的運算放大器。

對于運算放大器的設計而言, 傳統(tǒng)的rail-to-rail 運放的實現(xiàn)主要是依靠互補的PMO S 和NMO S 的差分對來實現(xiàn)共模電壓從0V 到電源電壓的工作范圍, 滿足其工作條件的電源電壓最小為(即N 型與P 型管的閾值電壓和與負載進入飽和區(qū)電壓之和). 當電源電壓進一步降低時, 由于閾值電壓和進入飽和區(qū)的電壓都不會隨著電源電壓等比例降低, 這樣P 型差分輸入對和N型差分輸入對的工作范圍將無法重合, 從而導致在從的范圍內運放不能正常工作[4-6]。此時，如果不提高工藝成本采用低閾值電壓的輸入差分對就必須對現(xiàn)有的電路形式進行改進。本文針對低電源電壓運算放大器設計問題,，提出了一種新穎簡單的電平偏移電路[7][8]，當電源電壓降至或者小于 Vsump,in時，也能使的運放在任何共模輸入電壓下可以正常工作，實現(xiàn)良好的性能。

1 電平偏移電路原理分析

運算放大器的輸入級是運放的重要組成部分，其主要作用是放大輸入的差分信號，同時有效抑制共模信號。共模輸入范圍是運放輸入級的一個重要參數。當在輸入共模電壓范圍內時，即使輸入很小的差分信號，輸入級都能正常工作。因此，在設計運放輸入級時應使共模輸入電壓保持在共模輸入范圍內。此外，運放的其它重要性能參數如輸入相關噪聲、失調和共模抑制比等也都是由輸入級決定的。

本文設計的電平偏移電路有電流偏移產生器

（Level-shift current Generator）和適配器（Adaptor）組成，其原理圖如圖一所示。在適配器中，P 型差分輸入對和N 型差分輸入對的輸入端（和） 通過電阻連接到運放的輸入端（iV+和iV?），N 型差分輸入對的輸入端在上端，P 型差分輸入對的輸入端在下端。電流偏移電路產生非線性電流（圖1右側），并通過電流鏡電路復制到適配器，其在中間電壓區(qū)域達到最大，而在接近0V 和電源電壓時很小。因此，在電阻上的壓降，即產生的電平偏移電平，在中間電壓區(qū)域達到最大，而在接近0V 和電源電壓時很小。對于運放的輸入共模電壓而言，電平偏移降低了N 型差分輸入對的開啟電壓和提高了P 型差分輸入對的截止電壓。因此，當電源電壓降低至甚至小于 Vsump,in時，合理的設置電流I和電阻R的大小，就能使得運放在任何共模輸入電壓能正常工作。

式中 Vi|cm為運放輸入共模電壓，Vi,n|cm和 Vi,p|cm分別為P 型差分輸入對和N 型差分輸入對的共模電壓。

2 電路結構分析

本文所設計的總體電路如圖2 所示，由電平偏移電路，輸入級，中間放大級和輸出級組成。 MS1-MS12、M7-M12和四個電阻R構成了電平偏移電路，其中MS1，MS2，MS3，MS4組成互補的PMO S 和NMO S 的差分對，其輸入端接至運放的輸入端，MS6作為P型差分對的電流源，其產生的電流為bpI ，通過MS5鏡射至MS6，MS5作為為N型差分對的電流源，其產生的電流bnI ，通過MS7，MS8，MS9鏡射至MS10，IB為一恒電流源。BI與6MSI 、10MSI 相加減得到非線性電流I。其中

圖1 電平偏移電路原理圖

圖2 運放總體電路圖

電流I經M7-M12組成的電流鏡電路復制到輸入級差分對輸入端，流經電阻R產生壓減，得到電平偏移。本文中IB=10μA，R=40K，采用CMOS 0.5μm 的工藝，其 Vthp為-0.95V， Vthn為0.73V，電源電壓為1.3V。由公式（1）、（2）可知，對于運放的輸入共模電壓而言，N 型差分輸入對的開啟電壓降至0.33V，P 型差分輸入對的截止電壓提高至0.55V，由此可知，運放可在任何共模輸入電壓下正常工作。

輸人級由M1-M6管組成，工作在三個區(qū)域：當共模輸人電壓向0V方向變化時，PMOS差分對工作，輸人跨導為當共模輸人電壓為電源中間值時，兩對差分對都工作，輸人跨導為當共模輸人電壓向電源電壓方向變化時，NMOS差分對工作，輸入跨導為，其中，分別是空穴和電了在溝道表面的遷移率， Cox是MOS管柵氧化層單位面積電容。設置合理的參數，使得 βn=βp且之和為常數，就能保證輸入級的跨導基本保持恒定。

中間級采用適合低電壓工作的低壓寬擺幅共源共柵結構。折疊式共源共柵中間放大級構成加法電路，從差分對輸出的電流進入此加法電路后，通過由M19、M20組成的電流鏡實現(xiàn)雙端到單端的轉換，輸出給下一級電路，輸出級則采用較為傳統(tǒng)的Class A類來得到軌至軌的輸出，C1和C2為補充電容。

2 運放的仿真結果

運用Hspice 仿真工具，采用CMOS 0. 5μm工藝以及Level49 的參數模型，對運算放大器進行了模擬仿真，得出了各種性能結果。將放大器接成開環(huán)結構，測量其頻率響應，結果如圖3所示。從圖3中可以看出，其低頻增益達到了

106.5 dB，相位裕度為72°，單位增益帶寬為2.3MHz。將放大器接成電壓跟隨器的形式，測量其單位增益響應，結果如圖4所示。從圖4中可以看出，放大器的輸入輸出達到了整個工作電壓范圍。

表1列出了具體性能參數。采用1．3V單電源供電，其功耗僅為178.8μw。

圖3 運放的頻率響應

圖 4 運放單位增益響應

表1 性能參數

相位裕度 72°單位增益帶寬 2.3MHz正轉換速度 4.68V∕μs負轉換速度 3.29V∕μs共模抑制比 75.45dB電源抑制比 68．43dB輸出電壓擺幅 0-1.3V共模電壓范圍 0-1.3V

3 結論

本文設計了一種新穎簡單的電平位移電路，結構簡單，易于實現(xiàn)，解決了閾值電壓對電源電壓和輸入信號的受限問題，使得運放在任何共模輸入電壓能正常工作，并能保持輸入級的跨導為常數，從而運算放大器電路的電路特性不隨共模輸入電壓的變化而發(fā)生改變；中間級采用適合低電壓工作的低壓寬擺幅共源共柵結構；輸出級采用傳統(tǒng)的Class A類來得到軌至軌的輸出。從仿真結果來看，運放具有很好的性能指標，可以適應低電壓低場合的需要。

[1]畢查德·拉扎維著.模擬CMOS集成電路設計（陳貴燦等譯）[M].西安:西安交通大學出版社,2003.

[2Huijsing J H,Member S,Langer K J.Low-Power Low-Voltage VLSI Operational Amplifier Cells[J].IEEE Transactions on Circuits and Systems,1995,42(11):841-850.

[3Langer K J,Huijsing J H.Low-voltage power-efficient operational amplifier design techniques-an overview[J].CICC Custom Integrated Circuits Conference[C].San Jose：IEEE,2003,677-684.

[4]林越,徐棟麟,任俊彥等.基于共模電平偏移電路新型CMOS低電壓滿幅度運放設計[J].半導體學報,2002,23(5):529-535.

[5]何紅松.CMOS兩級運算放大器設計與 HSPICE仿真[J].湖南科技學院學報,2007,28(12):28-30.

[6]Yukizaki Y,Kobayashi H,Myono T. Low-voltage rail-to-rail CMOS operational amplifier design[J].Trans. Inst. Electron.Inf. Commun. Eng[C].2006,89(6):402-408.

[7]Hwang C,Motamed A,Ismail M. Universal constant-gm input-satge architectures for low-voltage op amps[J].Circuits and Systems I:Fundamental Theory and Applicatios,IEEE Transactions on,1995,42(11):886-895.

[8]Duque-Carrillo J F,Ausin J L,Torelli G,et al. 1-V rail-to-rail operational amplifiers in standard CMOS technology[J].IEEE journal of Solid-State Circuits,2000,35(1):33-44.

TN402

A

1673-2219（2011）08-0029-03

2011－04－10

湖南科技學院校級課題研究項目(項目編號：09XKYTC014)。

潘學文（1983－），男，碩士，助教，研究方向：集成電路設計與仿真。

（責任編校：劉志壯）