基于FPGA和DSP的電阻層析成像數(shù)據(jù)采集系統(tǒng)*

張凌烽，王化祥

(天津大學(xué)電氣與自動化工程學(xué)院，天津 300072)

電阻層析成像(Electrical Resistance Tomography，ERT)技術(shù)是是近年來發(fā)展的過程參數(shù)檢測技術(shù)，基于不同的介質(zhì)具有不同的電導(dǎo)率性質(zhì)，重建被測敏感場內(nèi)物質(zhì)的電導(dǎo)率分布。該技術(shù)具有非侵入性、安全性好、便攜性、價格低廉及響應(yīng)快等優(yōu)勢，ERT技術(shù)在工業(yè)過程檢測和醫(yī)學(xué)臨床監(jiān)控等領(lǐng)域具有廣闊的應(yīng)用前景［1］。

由于模擬器件在速度、精度、溫漂等方面有其固有的缺陷，隨著FPGA、DSP等數(shù)字器件性能的不斷提升與應(yīng)用范圍的不斷拓寬，從20世紀(jì)90年代末開始，國內(nèi)外各層析成像研究小組分別利用DSP或FPGA構(gòu)建了數(shù)字化的ET系統(tǒng)［2－4］。但是DSP芯片的結(jié)構(gòu)本質(zhì)上是串行的，對于需要處理的數(shù)據(jù)量大、處理速度高，但運算結(jié)構(gòu)相對比較簡單的底層信號處理算法并沒有優(yōu)勢［5］;而FPGA的不足之處在于數(shù)字信號處理能力有限，因為是硬件編程，當(dāng)算法結(jié)構(gòu)比較復(fù)雜時，難以勝任。為此，本文設(shè)計了一套基于DSP+FPGA的數(shù)字化16電級ERT數(shù)據(jù)采集系統(tǒng)。

1 數(shù)字化ERT系統(tǒng)組成及工作原理

圖1 ERT系統(tǒng)構(gòu)成原理圖

ERT系統(tǒng)組成如圖1所示，主要由5個單元構(gòu)成:傳感器電極陣列、激勵信號發(fā)生單元、數(shù)據(jù)采集與處理單元、圖像重建與顯示單元和控制單元［6］。本數(shù)字化ERT系統(tǒng)中傳感器電極陣列由均勻安裝在絕緣管道內(nèi)壁的陣列電極構(gòu)成;激勵信號發(fā)生單元由FPGA和前端的數(shù)模轉(zhuǎn)換器、壓控電流源電路構(gòu)成［7］;數(shù)據(jù)采集與處理單元由FPGA和前端電路構(gòu)成;控制單元由主處理器器 DSP和協(xié)處理器FPGA共同構(gòu)成;圖像重建與顯示單元由主控制器DSP和帶有相應(yīng)成像軟件的PC機實現(xiàn)。

本系統(tǒng)采用相鄰電流激勵、相鄰電壓測量的“四電極模式”［8］，數(shù)據(jù)采集與處理單元在FPGA的控制下測量任意一對電極間的等效電阻值，獲得不同觀察角度下的“投影數(shù)據(jù)”送入DSP進行圖像重建，實現(xiàn)敏感場內(nèi)電導(dǎo)率分布圖像的可視化測量。

2 系統(tǒng)實現(xiàn)

ERT實時信號處理系統(tǒng)中，前端信號處理數(shù)據(jù)量大，速度要求高，但運算結(jié)構(gòu)相對比較簡單(主要是循環(huán)激勵、測量等)，適于用具有大量的數(shù)據(jù)線和控制單元，易于實現(xiàn)各種硬件邏輯，適于多任務(wù)并行的FPGA進行硬件實現(xiàn);后處理的數(shù)據(jù)量相對較少，但算法的控制結(jié)構(gòu)復(fù)雜(主要是對采集的數(shù)據(jù)進行信號處理、圖像重建算法及多相流參數(shù)計算等)，適于用運算速度高、尋址方式靈活、通信機制強大的DSP芯片實現(xiàn)。

本系統(tǒng)采用TI公司推出的高性能32 bit定點數(shù)字信號處理器芯片TMS320C6416 DSP作為主處理器，用于數(shù)據(jù)轉(zhuǎn)移與處理、成像算法以及與上位機的通訊;采用Xilinx公司的VirtexⅡPro系列中性價比較高的XC2VP30 FPGA作為系統(tǒng)的協(xié)處理器，用于與前端電路接口進行邏輯控制和數(shù)據(jù)預(yù)處理，實現(xiàn)激勵信號生成、數(shù)據(jù)采集控制、激勵/測量通道切換、PGA增益調(diào)節(jié)以及數(shù)字相敏解調(diào)等。數(shù)字化ERT系統(tǒng)硬件結(jié)構(gòu)圖如圖2所示。其中激勵/測量通道切換電路由多片CMOS電子開關(guān)DG412和DG413芯片組成;DAC采用14位高速D/A轉(zhuǎn)換器AD9754;VCCS是基于AD844芯片構(gòu)建的;ADC采用AD9240，其工作頻率最高可達10MHz;PGA采用TI公司的交流可編程增益放大器THS7001。

圖2 數(shù)字化ERT系統(tǒng)硬件結(jié)構(gòu)圖

2.1 電阻測量電路

本系統(tǒng)采用相鄰電流激勵、相鄰電壓測量的四電極測量模式，敏感場的電勢分布如圖3所示。由圖3可知，每兩個激勵電極之間可以等效為15個不同阻值的電阻串聯(lián)［6］，如圖4所示，對于每次激勵，系統(tǒng)需要分別測出其等效電阻，本系統(tǒng)只取其中的13個阻值，不考慮相鄰激勵電極的兩個阻值。

圖3 電勢分布圖

圖4 電阻測量等效圖

由于系統(tǒng)采用幅值恒定的正弦電流信號作為激勵信號，則Is在測量過程中保持不變，利用差分放大電路提取被測電阻上的電壓信號，由于所用的差分放大電路的輸入阻抗很高，遠大于被測場的阻值(一般在幾Ω到幾十Ω之間)，由此可知Is=Ix。

設(shè)由差分放大器獲得的被測電阻兩端電壓Ux，則被測電阻可表示為

通過測量電壓Ux即可得到電阻Rx。

差分放大電路如圖5所示，其中被測電阻兩端電壓信號分別從V_ME1和V_ME2輸入，首先經(jīng)過RC電路單元，濾除信號中的直流分量;然后經(jīng)過限幅保護電路進入差分放大器的正/反向輸入端，通過調(diào)節(jié)R29與R30的比值改變差分放大倍數(shù)，差分放大器的OUT端輸出信號即為正比于Ux的電壓信號。

圖5 電阻測量電路原理圖

2.2 FPGA模塊化設(shè)計

本系統(tǒng)的FPGA程序設(shè)計過程基于其內(nèi)部集成的IP核模塊，采用模塊化設(shè)計，如圖6所示，主要包括DCM模塊、DDS模塊、DAC接口模塊、ADC接口模塊、相敏解調(diào)、異步FIFO模塊、EMIF接口模塊和Picoblaze 8位微處理器等8個模塊。

圖6 FPGA模塊化結(jié)構(gòu)圖

DCM(數(shù)字時鐘管理器)模塊為FPGA內(nèi)部所有模塊及外部的A/D、D/A轉(zhuǎn)換單元提供可靠而精確的工作時鐘。A/D轉(zhuǎn)換單元時鐘為10 MHz，D/A轉(zhuǎn)換單元時鐘為50 MHz，F(xiàn)PGA內(nèi)其他模塊工作時鐘均為50 MHz。

DDS(直接數(shù)字頻率合成器)模塊為系統(tǒng)的激勵和相敏解調(diào)提供需要的正余弦信號數(shù)字量，保證了激勵信號和相敏解調(diào)所需的參考信號在頻率上的完全一致性。

DAC接口模塊對由DDS產(chǎn)生的正弦信號數(shù)字量進行的數(shù)據(jù)類型變換，實現(xiàn)與FPGA外部的數(shù)模轉(zhuǎn)換電路的對接。

ADC接口模塊接收從FPGA外部的模數(shù)轉(zhuǎn)換電路輸入的數(shù)字量信號，并對其進行數(shù)據(jù)類型變換。

相敏解調(diào)模塊對測量信號進行數(shù)字解調(diào)，進而獲得測量信號的幅值，為之后的成像算法提供所需數(shù)據(jù)。

異步FIFO模塊利用FPGA內(nèi)部的BlockRAM資源構(gòu)建。AD采樣頻率為10 MHz，而DSP的工作時鐘高達600 MHz，為充分發(fā)揮DSP中EDMA的速度優(yōu)勢，采用FIFO緩存一幀數(shù)據(jù)后再送給DSP，提高了數(shù)據(jù)傳輸?shù)恼w速度，同時也保證了數(shù)據(jù)采集的安全可靠。

EMIF接口模塊實現(xiàn)FPGA與DSP內(nèi)的EMIFA接口對接，并對 DSP的控制信號重新組合，輔助DSP將數(shù)據(jù)從異步FIFO中讀取到DSP中。

2.3 基于FPGA的嵌入式軟核PicoBlaze的邏輯控制流程

PicoBlaze 8位微處理器是Xilinx公司為Virtex系列 FPGA、Spartan-Iitxi系列 FPGA 和 CoolRunner-Ⅱ系列CPLD器件設(shè)計的嵌入式專用IP Core，以解決常量編碼可編程狀態(tài)機(KCPSM)問題。本系統(tǒng)中Picoblaze 8位微處理器完成系統(tǒng)的激勵/測量電極切換、PGA增益調(diào)節(jié)、相敏解調(diào)的復(fù)位和啟動以及異步FIFO的復(fù)位和啟動、向DSP發(fā)出中斷請求等邏輯控制。Picoblaze的邏輯控制流程如圖7所示。

圖7 Picoblaze邏輯控制流程圖

2.4 FPGA實現(xiàn)正交序列解調(diào)

利用R/V轉(zhuǎn)換電路將電極間的阻值信息轉(zhuǎn)換為電壓信息，相敏解調(diào)(Phase Sensitive Demodulation，PSD)單元提取反映阻值信息的電壓信息，本系統(tǒng)利用FPGA實現(xiàn)的正交序列解調(diào)來完成。

正交序列解調(diào)［9］可以理解為一種特殊的 FFT解調(diào)，其算法如下:

設(shè)測量信號U(n)為

同相參考信號r(n)和正交參考信號q(n)分別為

其中，N為每個激勵信號周期的采樣點數(shù);θ為由介質(zhì)或電路引起的相移;n的取值范圍為0～N－1。

當(dāng)N取偶數(shù)時，同相分量(實部)和正交分量(虛部)分別為

獲得測量信號的實部和虛部后，經(jīng)過計算便可得到測量信號的幅值A(chǔ)和相位θ。

采用正交序列解調(diào)所需的乘法次數(shù)少，例如采用FFT解調(diào)時需要NlogN次乘法，由式(1)、(2)2可知正交序列解調(diào)僅需2N次乘法，本系統(tǒng)激勵采用100 kHz正弦信號，ADC9240采樣頻率為 10 MHz，每個周期采樣100個點，即N=100，正交序列解調(diào)所需的乘法次數(shù)明顯少于FFT解調(diào)，因此一定程度上有效提高了系統(tǒng)的實時性。

利用FPGA實現(xiàn)正交解調(diào)的原理圖如圖8所示。本系統(tǒng)中的參考信號和激勵信號由FPGA中的IP核DDS模塊同時產(chǎn)生，保證了參考信號與激勵信號、測量信號在頻率上的完全一致性，進而保證了解調(diào)結(jié)果的準(zhǔn)確性。本系統(tǒng)中利用FPGA中的IP核MAC和CORDIC分別完成乘累加計算和開方、反三角計算。

圖8 正交解調(diào)原理圖

2.5 DSP 程序設(shè)計

圖9 DSP程序流程圖

DSP程序流程圖如圖9所示，實現(xiàn)以下功能:接收并響應(yīng)PC機的控制命令;控制FPGA開啟每一幀圖像數(shù)據(jù)的采集;通過中斷方式，利用EDMA［10］將異步FIFO中208(或104)個電壓幅值數(shù)據(jù)轉(zhuǎn)移到SDRAM中;對每幀電壓幅值數(shù)據(jù)進行矩陣乘法等運算，完成圖像重建，獲得每幅圖像中各像素點的灰度值;最后由PC機通過PCI接口讀取灰度值。

3 系統(tǒng)性能測試

3.1 系統(tǒng)通道的一致性測試

ERT系統(tǒng)作為一個多通道測量系統(tǒng)，要求系統(tǒng)的各測量通道必須具有較好的一致性。因此，系統(tǒng)通道的一致性是ERT系統(tǒng)的一項重要指標(biāo)，直接涉及圖像重建的質(zhì)量。實驗表明，當(dāng)被測區(qū)域內(nèi)的介質(zhì)均勻分布時，采用相鄰激勵、相鄰測量的方式采集數(shù)據(jù)時，測量電壓的幅值應(yīng)呈現(xiàn)出“U”型曲線。

本系統(tǒng)采用相鄰電流激勵、相鄰電壓測量的激勵模式，取內(nèi)徑為100 mm，外徑為110 mm的有機玻璃管，內(nèi)壁均勻鑲嵌直徑為10 mm，厚度0.2 mm的圓形鈦電極，管內(nèi)充滿自來水作為連續(xù)相。首先固定1、2電極激勵，測量3、4，4、5，…15、16 電極對，得到 13 個測量值，存入SDRAM中，通過DSP的調(diào)試工具CCS-tudio 3.1顯示，如圖10所示為U型曲線。

圖10 相鄰電極激勵時各通道測量值

然后，1、2，2、3，…16、1 電極循環(huán)激勵，每次激勵測量13個電壓值，這樣每幀測量16×13=208個數(shù)據(jù)，如圖11所示，縱坐標(biāo)是數(shù)字量化后的電壓幅值，橫坐標(biāo)是測量序號，顯示16個U型曲線，而且各個通道的一致性和重復(fù)性很好。

圖11 16電極循環(huán)激勵時的測量值

3.2 系統(tǒng)實時性測試

重建一幅圖像需要16×13=208個電壓幅值數(shù)據(jù)，由于測量數(shù)據(jù)的互易性，系統(tǒng)只需測量104個獨立測量數(shù)即可重建一幅圖像。

圖像重建算法主要涉及矩陣運算，通過大量乘法和加法運算實現(xiàn)。本系統(tǒng)選用的TMS320C6416DSP內(nèi)部集成有兩個硬件乘法器，完成4個16 bit×16 bit的乘法運算僅需一個時鐘周期。DSP的系統(tǒng)工作時鐘為600 MHz，每秒鐘可以實現(xiàn)2400MMAC(百萬次乘累加)運算。如果每幅圖像用有限元剖分為812個單元，每104個測量數(shù)據(jù)重建一幅圖像，則在重建算法實現(xiàn)過程中需要進行812×104=84 448次MAC運算。利用該款DSP完成以上運算只需T2=35.2 μs。

DSP實現(xiàn)重建算法后，獲得代表一幅圖像的812個灰度值，每個灰度值由一16 bit數(shù)據(jù)構(gòu)成，這樣每幅圖像由812×16 bit數(shù)據(jù)構(gòu)成。在本系統(tǒng)中，這些數(shù)據(jù)通過一個32 bit/33 MHz的PCI總線傳送給上位機，該總線的帶寬為132 MB/s，所以，傳送一幅圖像的灰度值數(shù)據(jù)所需時間為T3=12.3 μs。因此，重建一幅圖像所需時間為t=T1+T2+T3=2127.5 μs，考慮圖像顯示時間等時間開銷t≈2.5 ms，系統(tǒng)的實時成像速度可達400幅/秒。

3.3 圖像重建

目前，常用的 ET 圖像重建算法［11－12］包括靈敏度系數(shù)法、Landweber迭代算法、Tikhonov正則化算法、牛頓拉夫遜算法及共軛梯度算法等，本文采用Landweber迭代算法的一種改進形式landweber預(yù)迭代算法［13］進行成像。

landweber預(yù)迭代算法將大量的中間矩陣提前計算，盡可能減少實時成像的運算量，提高實時性。Landweber算法的迭代格式為

其中α為迭代步長，g為灰度向量，S為靈敏度矩陣，z為歸一化后的測量數(shù)據(jù)。

令

代入式(3)，得

簡化后，得:

landweber預(yù)迭代算法將landweber在線迭代過程分解為離線預(yù)迭代和在線一步成像兩個過程。首先由式(4)和(7)離線預(yù)迭代獲得圖像的灰度分布，然后由式(5)在線一步成像。

測試條件同3.1中所述，水作連續(xù)相，模擬三種流型進行成像，圖像重建結(jié)果如表1中成像效果1所示，和實驗室基于FPGA的ERT數(shù)據(jù)采集系統(tǒng)［4］所得的成像效果2相比，成像質(zhì)量略有改善。

表1 圖像重建結(jié)果

4 結(jié)論

本系統(tǒng)采用DSP+FPGA的設(shè)計方案，結(jié)構(gòu)靈活、便于模塊化設(shè)計、通用性強和實時信號處理能力強，既充分發(fā)揮了DSP的實時信號處理的優(yōu)勢，又充分發(fā)揮了FPGA的邏輯控制和硬件可編程的優(yōu)勢，實現(xiàn)兩種控制器的優(yōu)勢互補，在不降低成像質(zhì)量的前提下，在一定程度上提高了ERT系統(tǒng)的成像速度。

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