基于FPGA的寬帶信號數(shù)字下變頻設(shè)計與實現(xiàn)

鄧 嵐 康懷祺 李宏波 鄢 林

(電子科技大學(xué) 成都 611731)

1 引言

針對數(shù)字化雷達接收機采樣前端，目前市面上已經(jīng)出現(xiàn)了很多超高速多比特的A/D采樣芯片，其采樣速度可達到幾個Gsps，而由此帶來的問題就是數(shù)字信號處理器很難實時處理如此高速的數(shù)據(jù)流，數(shù)字下變頻技術(shù)就顯得至關(guān)重要。數(shù)字下變頻的基本功能是將輸入的寬帶中頻信號下變頻為數(shù)字基帶信號，并轉(zhuǎn)換成較低的數(shù)據(jù)流。常規(guī)的數(shù)字下變頻結(jié)構(gòu)［1］，采樣后的數(shù)據(jù)通過與數(shù)控振蕩NCO產(chǎn)生的解調(diào)信號相乘，得到兩路正交的信號，同時實現(xiàn)頻譜搬移，再由低通濾波器濾波后，進行多倍抽取，達到降速的效果。對于寬帶信號，經(jīng)過高速A/D采樣后，數(shù)據(jù)速率可達幾Gsps，由于常規(guī)的數(shù)字下變頻方法，工作速率與ADC輸出數(shù)據(jù)的速率一致，而FPGA器件無法達到如此高的運行速度，因此采用常規(guī)的數(shù)字下變頻方法無法實現(xiàn)對寬帶中頻信號的處理。

為克服常規(guī)的數(shù)字下變頻方法的缺陷，國外Jeffrey O.Coleman，James J.Alter和Dan Scholnik 等人提出了利用希爾伯特濾波器實現(xiàn)頻譜搬移的方法［2］。信號通過帶通濾波器濾去復(fù)信號，再通過Hilbert濾波器，將得到的信號下變頻為零中頻，最后進行D倍抽取降速。這種下變頻方法雖然可以硬件實現(xiàn)，但是其資源占用量大，系統(tǒng)內(nèi)部設(shè)計復(fù)雜。

本文為解決上述兩個數(shù)字下變頻結(jié)構(gòu)的缺陷，提出了一種寬帶中頻信號的數(shù)字下變頻方法，不僅可以實現(xiàn)對超高速率中頻采樣信號的處理，而且設(shè)計簡單，其資源占用量低。

2 系統(tǒng)結(jié)構(gòu)設(shè)計

本文設(shè)計的采集系統(tǒng)主要應(yīng)用于某機載雷達的數(shù)據(jù)記錄儀中，完成實時采集帶寬為300MHz，載頻為450MHz的雷達回波信號。根據(jù)帶通采樣定理:

式中，fs為采樣速率;fH為信號的上限頻率;fL為信號的下限頻率;f0為信號的中心頻率。只要n取滿足fs≥2(fH－fL)的最大正整數(shù)(0，1，2，…)，則采樣所得到的信號采樣值x(nTs)能準確確定原信號x(t)。為簡化系統(tǒng)設(shè)計，在設(shè)計中選擇n=0時的fs，即fs=1.8GHz。

圖1 數(shù)字下變頻I路結(jié)構(gòu)圖

回波信號經(jīng)過采樣芯片處理，產(chǎn)生4路速率為450Msps的8bit信號，且依時序排列。經(jīng)過串并轉(zhuǎn)換模塊，形成16路速率為112.5Msps的并行信號，送入到DDC模塊中進行數(shù)字下變頻處理。首先將16路信號通過基于多相濾波的數(shù)字正交變換，實現(xiàn)寬帶中頻信號下變頻為基帶信號，產(chǎn)生正交的I、Q兩路數(shù)據(jù)［3］;其次利用多相濾波結(jié)構(gòu)和分布式算法實現(xiàn)4倍抽取，產(chǎn)生8路相互正交的I信號和Q信號，其數(shù)據(jù)率為112.5Msps存入到存儲芯片中。其數(shù)字下變頻I路結(jié)構(gòu)框圖如圖1所示，Q路結(jié)構(gòu)框圖如圖2所示。

圖2 數(shù)字下變頻Q路結(jié)構(gòu)圖

2.1 并行化模塊

在并行化處理過程中，需將4路速率為450Msps的信號降速為16路速率為112.5Msps的信號。因此每一路數(shù)據(jù)按照1路串行輸入，4路并行輸出，即1:4進行轉(zhuǎn)換。在此模塊中，采用FPGA中串轉(zhuǎn)并原語ISERDES［4］，對每路信號進行1:4的串并轉(zhuǎn)換。由于在ISERDES原語中，需要4分頻的時鐘信號，因此還需利用DCM模塊，對輸入的時鐘信號進行4分頻處理。

2.2 正交化模塊

4路信號經(jīng)過并行化模塊處理，得到的16路112.5MHz的8bit信號并依時序排列。

設(shè)輸入信號為:

其中a(t)為輸入信號的包絡(luò)，φ(t)為信號的相位，載頻f0=450MHz，對其進行采樣頻率為fs=4f0帶通采樣，得到采樣序列為:

分別為x［n］的同相分量和正交分量(零中頻信號)，根據(jù)基于多相濾波的正交變換［5］，得到:

為簡化系統(tǒng)設(shè)計，對多相濾波正交化結(jié)構(gòu)進行改進。將2倍抽取置于乘法器之后，與抽取濾波模塊中的D倍抽取結(jié)構(gòu)相結(jié)合，形成2D倍抽取。其改進的多相濾波正交變換為:將xI［2n+1］和xQ［2n］都置零，則x［n］的同相分量和正交分量可以轉(zhuǎn)換為下式:

2.3 抽取濾波模塊

16路數(shù)據(jù)經(jīng)過正交化處理后，形成的16路I和16路 Q數(shù)據(jù)，每路數(shù)據(jù)的傳輸速率仍為112.5Msps。由于傳輸給存儲芯片時，只有4路I通道和4路Q通道，即每路通道數(shù)據(jù)率為450Msps，其速率過高，后續(xù)模塊無法處理，則需要對形成的正交16路I和16路Q數(shù)據(jù)進行降速處理。在本文中選擇抽取率D=2，即實現(xiàn)2D=4倍抽取，就可以滿足系統(tǒng)要求，最后產(chǎn)生需要存儲的4路I數(shù)據(jù)和4路Q數(shù)據(jù)，其每路數(shù)據(jù)速率為112.5MHz。

在抽取濾波過程中，首先應(yīng)對信號進行低通濾波，再進行抽取。根據(jù)Noble恒等式知，可先進行抽取，再進行濾波，更簡化濾波器的設(shè)計［6］。本文采用32階的FIR濾波器實現(xiàn)4倍抽取，即h［n］=h［－n］。而為了節(jié)省資源消耗，提高運算速率，采用了多相濾波和改進型的DA算法［7］進行實現(xiàn)。

利用Matlab軟件的FDAtool工具，生成一個32階的第I類FIR等紋波低通濾波器，將其系數(shù)導(dǎo)出。由于 N=32(即 n=0，1，2，…，31)，在進行抽取濾波時，只需要利用 h［n］，n=0，1，2，…，15 這 16 個系數(shù)進行處理。

信號經(jīng)過多相濾波正交化后，得到:

利用DA算法實現(xiàn)抽取濾波過程，其DA算法的數(shù)學(xué)表達式為:

為了節(jié)省資源占用量，采用圖3所示結(jié)構(gòu)，同時采用塊ROM和分布式ROM，利用位移寄存器的方式，產(chǎn)生8個地址，進入到LUT中查表，得到相應(yīng)結(jié)果。將得到結(jié)果通過流水線寄存器相加，得到最后濾波結(jié)果。

圖3 DA算法結(jié)構(gòu)圖

在塊ROM中，組成LUT的系數(shù)為:

在分布式ROM中，組成LUT的系數(shù)為:

此四組系數(shù)，分別由Matlab生成.coe文件導(dǎo)入到對應(yīng)ROM中，生成所需查找表。由于LUT中，略去了 xBI［n］=0 和xBQ［n］=0 的處理，且 xBI［n］和xBQ［n］的零點都是間隔出現(xiàn)，則此處便完成了一次2倍抽取的過程。

根據(jù)上述LUT的設(shè)計，本系統(tǒng)的濾波器等效于一個16階濾波器，因此4倍抽取多相濾波結(jié)構(gòu)中，每一個子結(jié)構(gòu)只有16個輸入。而在LUT設(shè)計時，已實現(xiàn)了2倍抽取，所以在多相濾波抽取過程中，只需完成2倍抽取即可。

為更容易理解，將 xI［n］和xQ［n］中為0的序列去掉，得到新的序列 x'I［n］和x'Q［n］。

在實現(xiàn)2倍抽取過程中，只需要選x'I［n］和x'Q［n］作為濾波器輸入便可實現(xiàn)2倍抽取。

3 實驗結(jié)果及分析

選擇Chirp信號模擬雷達中頻信號，利用Matlab對上述設(shè)計進行仿真，得到如圖4－a所示的chirp信號頻譜圖和如圖4－b所示的基帶信號頻譜圖。

圖4 a為chirp信號頻譜圖，b為基帶信號頻譜圖

在FPGA實現(xiàn)過程中，首先將chirp信號數(shù)據(jù)轉(zhuǎn)換成.txt的數(shù)據(jù)文本文件，以此作為數(shù)據(jù)激勵源，送入到FPGA中，利用Xilinx公司的xc4vlx25ff668－12 FPGA來實現(xiàn)數(shù)字下變頻，采用ISE10.1綜合軟件對其進行綜合，采用Modelsim6.3c仿真軟件對其進行仿真［7］。數(shù)字下變頻的時序仿真圖如圖5所示。FPGA系統(tǒng)資源占用率如表1所示。由此可見，采用FPGA模塊化設(shè)計能夠較好地對寬帶中頻信號進行下變頻處理，采用分布式算法，節(jié)省了資源消耗，更利于系統(tǒng)設(shè)計。

表1 數(shù)字下變頻資源利用表

圖5 數(shù)字下變頻時序仿真圖

4 結(jié)論

本設(shè)計通過對超高速中頻采樣信號進行并行處理，形成多路并行數(shù)據(jù)，降低了每路數(shù)據(jù)的運算速度，滿足下變頻處理中FPGA對工作頻率的要求。通過基于多相濾波的正交化處理，簡化了下變頻結(jié)構(gòu)，節(jié)省了很大的資源占用量，提高了運算速度。除此之外，利用多相濾波結(jié)構(gòu)和改進后的DA算法，完成了對中頻信號的多倍抽取，實現(xiàn)了下變頻結(jié)構(gòu)中降低基帶信號傳輸速率的要求。仿真及實驗結(jié)果表明:本設(shè)計不僅在軟件上得到了實現(xiàn)，在硬件上，采用FPGA實現(xiàn)數(shù)字下變頻延時短，最高系統(tǒng)主頻可達到206MHz，輸入輸出時間延遲為7個時鐘周期，滿足實時處理要求。

［1］劉紅文.基于FPGA的軟件無線電數(shù)字接收機的研究［D］.武漢:武漢理工大學(xué)，2009.

［2］Jeffrey O.Coleman，James J.Alter，Dan Scholnik.FPGA Architecture for gigahertz－sampling wideband if－to－baseband conversion［C］.2000 Int’l Conf.on Signal Processing Applications and Technology Dallas TX.2000，10.

［3］Wenhao Zhang，Jun Wang，Yuxi Zhang，Wei Li.Design of RF digital receiver based on FPGA［C］.International Communication Conference on Wireless Mobile and Computing，2009:699－702.

［4］Vitex－4 User Guide.Xilinx.2007，www.xilinx.com .

［5］楊小牛，婁才義，徐建良.軟件無線電技術(shù)與應(yīng)用［M］.北京:北京理工大學(xué)出版社，2010:87－91.

［6］周浩.寬帶數(shù)字接收機關(guān)鍵技術(shù)研究［D］.南京:南京理工大學(xué)，2008.

［7］Hua-Ming Liu，Guang-Jun Li，Bo Yan，Qiang Li.A 100MHz digital down converter with modified filter for wideband software-defined radios［C］.2010 International Conference on Electronics and Information Engineering，2010:V2540-V2544.