一種雷達信號處理芯片的8B/10B編碼電路設(shè)計

王 穎 陳 杰 劉輝華 李 磊

(電子科技大學 成都 611731)

1 引言

雷達作為一種獲取戰(zhàn)場信息的主要方式，需要探測和接收大量信息。雷達信號處理單元能夠迅速可靠的完成雷達信號處理，并及時將結(jié)果送到接收機終端。隨著集成電路設(shè)計與應用技術(shù)的飛速發(fā)展，復雜的信號處理單元集成在單顆芯片當中，極大的促進了雷達系統(tǒng)的小型化。但是芯片內(nèi)部大量數(shù)據(jù)的高速傳輸成為制約處理器和信號處理系統(tǒng)性能發(fā)揮的關(guān)鍵因素。

SerDes是 Serializer/Deserializer(串 行/解 串器)的簡稱。它是一種流行的基于時分復用(TDM)和P2P技術(shù)的高速串行通信方式。在芯片中采用基于SerDes的通信方式，不僅可以提高數(shù)據(jù)傳輸速率，還可以減少芯片面積和引腳數(shù)量，極大的簡化芯片的布局布線和降低成本，很好的解決了數(shù)據(jù)傳輸中的碼間串擾、直流漂移等問題。其作為高速數(shù)據(jù)傳輸通道的起止端，直接影響了系統(tǒng)的數(shù)據(jù)吞吐量。

2 8B/10B 編碼分析［2～7］

首先明確一個概念——代碼的不平衡度，即編碼結(jié)果中0和1的個數(shù)之差。若0和1的個數(shù)相等，則稱編碼結(jié)果為完美平衡代碼，不需要進行直流補償;若0與1的個數(shù)不相等，用一個叫極性偏差(Running Disparity，RD)的參數(shù)表示，則需要進行進行直流補償。在編碼得到的10bit數(shù)據(jù)中0和1的個數(shù)只能相等(各是5個)或分別為4和6。這樣，編碼結(jié)果的RD值只能是0、+2和-2三種情況。規(guī)定若0與1的個數(shù)相等，則RD=0;若0比1的個數(shù)少(只能少2個)，則 RD=-2，通常用 RD-表示;若0比1的個數(shù)多(只能多2個)，則RD=+2，相應的就用RD+表示。

圖1 8B/10B編碼映射關(guān)系

8B/10B編碼是一種冗余的編碼方式。10bit碼字中包含256個數(shù)據(jù)字符Dx.y和12個特殊字符Kx.y，余下的為無效字符。編碼映射關(guān)系如圖1所示，輸入數(shù)據(jù)的高3位 HGF進行3B/4B編碼，低5位EDCBA進行5B/6B編碼。值得注意的是，8bit待編碼數(shù)據(jù)和10bit編碼結(jié)果的高低位順序相反。

特殊字符Kx.y編碼如表1所示，每一個特殊字符編碼都有RD-和RD+兩種極性。數(shù)據(jù)字符Dx.y的編碼分兩部分:5B/6B和3B/4B編碼，如表2和表3所示。5B/6B編碼結(jié)果有三種形式:a.18組唯一的平衡編碼;b.1組有極性的平衡編碼(D07.y);c.13組有極性的非平衡編碼。3B/4B編碼結(jié)果有四種形式:a.Dx.1、Dx.2、Dx.5和Dx.6的編碼輸出唯一且平衡;b.Dx.0和Dx.4的編碼輸出有極性且非平衡;c.Dx.3的編碼輸出有極性且平衡;d.Dx.7的編碼輸出有兩組四種情況:a.一般情況下Dx.7的編碼輸出為非平衡且有極性的1110和0001;b.若當前狀態(tài)為RD-，且前面已編碼的6bit碼組中e和i位都為1，則3B/4B編碼的選擇為3B/4B碼表RD-列的0111;若當前狀態(tài)為RD+，且前面已編碼的6B碼組中e和i位都為0，則3B/4B編碼的選擇為3B/4B碼表RD+列的1000。8B/10B編碼時，先設(shè)置初始RD極性，再對8bit輸入數(shù)據(jù)進行編碼，然后根據(jù)此組10bit編碼結(jié)果決定下一組數(shù)據(jù)的極性。確定下一極性的規(guī)則:如果編碼后的10bit碼組中0與1的個數(shù)相等，則次態(tài)極性保持不變;如果0與1的個數(shù)不等，則次態(tài)的極性為當前極性的反轉(zhuǎn)。無論是普通數(shù)據(jù)碼組、特殊數(shù)據(jù)碼組都符合上述規(guī)則。

表1 特殊字符編碼表

表2 5B/6B數(shù)據(jù)字編碼表

表3 3B/4B數(shù)據(jù)字符編碼表

8B/10B編碼的核心是基于數(shù)據(jù)字符和特殊字符編碼表的RD極性轉(zhuǎn)換。RD極性轉(zhuǎn)換的目的是避免串行數(shù)據(jù)流中連“0”或連“1”的數(shù)量超過5個。RD極性的計算和對編碼的控制流程如圖2所示［2］:一般情況下，設(shè)置初始極性為 RD-。按照RD-對首個8bit數(shù)據(jù)的低5位進行5B/6B編碼，并判斷編碼結(jié)果的平衡性。若6bit數(shù)據(jù)平衡，則編碼后的RD保持不變，指導高3位數(shù)據(jù)進行3B/4B編碼，此時極性還為RD-;若6bit數(shù)據(jù)非平衡，則編碼后的的RD取反，此時按照RD+指導高3位數(shù)據(jù)進行3B/4B編碼。經(jīng)過3B/4B編碼后，同樣要看4bit編碼結(jié)果的極性。若4bit編碼結(jié)果平衡，則極性保持不變，仍為RD-;若4bit編碼結(jié)果非平衡，則極性取反，變?yōu)镽D+。經(jīng)過3B/4B編碼后的極性就是本組10bit編碼結(jié)果的極性，按照正負極性交替的規(guī)則去指導下一組數(shù)據(jù)的5B/6B編碼。

圖2 8B/10B編碼RD極性轉(zhuǎn)換流程圖［2］

3 8B/10B編碼器設(shè)計方案

某款雷達信號處理芯片結(jié)構(gòu)如圖3所示，經(jīng)過模數(shù)轉(zhuǎn)換的中頻信號送入SerDes接口，由并行TTL電平信號轉(zhuǎn)換成高速串行LVDS電平信號送入芯片內(nèi)部。芯片內(nèi)部的SerDes模塊將LVDS電平信號恢復并解串，再將解串的并行數(shù)據(jù)送入后續(xù)模塊進行脈沖壓縮、數(shù)字濾波，最后通過取模運算將并行數(shù)據(jù)長度縮短后送入DSP模塊進行處理。經(jīng)DSP單元處理后的雷達信號通過一個雙向SerDes通道送入后續(xù)的功能單元。單通道SerDes原理框圖如圖3所示［8，9］，發(fā)送端經(jīng)過8B/10B 編碼和并串轉(zhuǎn)換后的數(shù)據(jù)具有了更好的直流平衡特性，然后將TTL電平信號轉(zhuǎn)換為更適合高速串行傳輸?shù)腖VDS電平信號。接收端信號處理過程和發(fā)送端相反，這樣形成了完整的高速串行傳輸通道。8B/10B編解碼作為高速串行通道的起止端，是SerDes的核心部件。下面將詳細介紹該款芯片SerDes接口電路中8B/10B編碼器的設(shè)計。

圖3 某型號雷達信號處理芯片結(jié)構(gòu)框圖

根據(jù)8B/10B編碼的特點將編碼器分成兩個模塊［2］:特殊字符編碼模塊 k-code和數(shù)據(jù)字編碼模塊d-code。如圖4所示為由Quartus II 10.0綜合出的8B/10B編碼器RTL級電路結(jié)構(gòu)圖，輸入輸出端口如圖4所示。

圖4 8B/10B編碼器RTL級實現(xiàn)框圖

din［7:0］為8bit待編碼數(shù)據(jù)輸入;clk為編碼器時鐘信號;rd-in為極性控制信號，0表示RD-，1表示RD+;sel為數(shù)據(jù)類型選擇信號，0表示輸入為數(shù)據(jù)字符，1表示輸入為特殊字符;dout［9:0］為10bit編碼輸出信號;rd-out為下一組數(shù)據(jù)編碼的參考極性，0表示RD-，1表示RD+。

編碼器首先將8bit輸入信號送入緩存dintemp［7:0］，在時鐘信號clk上升沿控制下分別送入特殊字符編碼模塊k-code和數(shù)據(jù)字編碼模塊dcode。經(jīng)過編碼的輸出接到由sel控制的二選一選擇器上，根據(jù)sel的值選擇編碼輸出為特殊字符或數(shù)據(jù)字符，并將結(jié)果送到編碼器輸出端rd-out和dout［9:0］。

3.1 特殊字符編碼模塊k-code

8B/10B編碼規(guī)定了12個特殊字符Kx.y。由表1可知12組特殊字符都有RD-和RD+兩種編碼方式，并且這兩種極性的編碼互反。對Kx.y編碼采用基于ROM的查找表方式，即建立11×12的ROM單元存儲RD-極性的Kx.y和編碼平衡性信息，其中每組存儲單元的最高位為0表示Kx.y編碼平衡，為1表示Kx.y編碼非平衡;余下的10位存儲編碼結(jié)果。通過輸入8bit地址數(shù)據(jù)在rd-in信號控制下進行查找表操作得到Kx.y的編碼。編碼后的極性k-rd由存儲單元中的平衡信息位和上一組編碼極性異或得到。

使用Modelsim SE 6.1f對k-code模塊進行功能仿真。分別假設(shè)初始極性為RD-和RD+，經(jīng)過固定的延遲后依次輸入12組特殊字符。通過觀察圖5 中 din-temp［7:0］和 k-code［9:0］的波形可知，12組特殊字符和其編碼結(jié)果一一對應;觀察rd-in和rd-k信號波形可知，在初始極性一定的情況下，極性轉(zhuǎn)換邏輯正確。

圖5 特殊字符編碼仿真圖

3.2 數(shù)據(jù)字符編碼模塊d-code

數(shù)據(jù)字編碼模塊d-code分為三部分:5B/6B、3B/4B編碼模塊和邏輯輸出模塊。其中din-temp［7:0］為數(shù)據(jù)字符輸入端，rd-in為輸入數(shù)據(jù)字符編碼極性，d-code［9:0］為數(shù)據(jù)字符編碼輸出端，rd-d為輸出數(shù)據(jù)字符編碼極性。工作原理是首先將8bit數(shù)據(jù)字符送入 din-temp［7:0］;然后分別將 dintemp［7:5］和 din-temp［4:0］作為地址信號輸入ROM，通過查找表得到3B/4B和5B/6B的暫時編碼，送入寄存器組 code4［4:0］和 code6［6:0］，其中code4［4］和 code6［6］分別存儲編碼結(jié)果的平衡性信息。最后，通過四個特定函數(shù)在{rd-in，code［6］}信號控制下按照上述極性轉(zhuǎn)換規(guī)則得到3B/4B和5B/6B編碼的正確變換，并組合成10bit數(shù)據(jù)輸出。邏輯輸出模塊控制著編碼的正確輸出，是d-code的核心模塊。下面簡要介紹d-code各個模塊，并對邏輯輸出模塊的四個函數(shù)做詳細分析。

5B/6B編碼模塊

建立一個7×32的ROM存放32個5bit輸入的編碼結(jié)果，默認極性為RD-。每組存儲單元的最高位代表編碼結(jié)果的平衡性，0代表平衡，1代表非平衡;余下的存儲6bit編碼結(jié)果。通過輸入緩存輸入5bit地址信息來確定6bit編碼輸出。

3B/4B編碼模塊

建立一個5×8的ROM存放8個3bit輸入的編碼結(jié)果，默認為RD-極性。每組存儲單元的最高位代表編碼結(jié)果的平衡性，0代表平衡，1代表非平衡;余下的存儲4bit編碼結(jié)果。通過輸入緩存輸入3bit地址信息來確定4bit編碼輸出。對于Dx.7，還要增加一個限制條件來確定編碼輸出，即一般情況下Dx.7的編碼輸出為1110和0001，但是如果當前狀態(tài)為RD-，且前面已編碼的6bit碼字中e=i=1，則3B/4B編碼的選擇為3B/4B碼表RD-列的0111;如果當前狀態(tài)為RD+，且前面已編碼的6bit碼組中e=i=0，則3B/4B編碼的選擇為3B/4B碼表RD-列的1000。

邏輯輸出模塊

作為d-code模塊的核心，邏輯輸出模塊用函數(shù)code-0-4、code-1-2-5-6、code-3 和 code-7 實現(xiàn)極性轉(zhuǎn)換和數(shù)據(jù)的組合輸出:

code-0-4函數(shù)執(zhí)行HGF為000和100時3B/4B編碼和組合輸出。由表2可知，000和100的編碼結(jié)果有極性且非平衡。編碼流程如表4所示。

表4 code-0-4函數(shù)操作流程

code-1-2-5-6 函數(shù)執(zhí)行 HGF 為 001、010、101和110時的3B/4B編碼和組合輸出。這些數(shù)據(jù)的編碼唯一且平衡。編碼流程如表5所示。

表5 code-1-2-5-6函數(shù)操作流程

code-3函數(shù)執(zhí)行HGF為011時的3B/4B編碼和組合輸出。011的3B/4B編碼有極性且平衡。編碼流程如表6所示。

表6 code-3函數(shù)操作流程

code-7函數(shù)執(zhí)行HGF為111時的3B/4B編碼和組合輸出。編碼流程如表7所示。

表7 code-7函數(shù)操作流程

通過遍歷性得將256種8bit數(shù)據(jù)分別在RD-和RD+初始條件下對d_code進行進行功能仿真，部分仿真結(jié)果如圖6所示。利用四個特定函數(shù)實現(xiàn)極性轉(zhuǎn)換和編碼組合輸出，功能正確且邏輯清晰直觀，達到設(shè)計要求。

3.3 頂層模塊code-top

在完成k-code和d-code后，建立頂層模塊code-top。通過數(shù)據(jù)類型選擇信號sel來選擇特殊字符或數(shù)據(jù)字符編碼。分別假設(shè)rd-in為0和1，通過控制sel為0和1來對數(shù)據(jù)字符和特殊字符編碼。如圖7所示由上到下依次為rd-in=0時對數(shù)據(jù)字符和特殊字符的編碼及Dx.7的部分仿真波形，dout［9:0］輸出比din［7:0］輸入延遲一個周期，在clk信號上升沿采樣。經(jīng)過仿真分析波形正確，電路設(shè)計達到目的。本設(shè)計工作在125MHz條件下，和并串轉(zhuǎn)換等模塊組成2.5Gbps數(shù)據(jù)率的SerDes發(fā)射模塊并結(jié)合接收端的串并轉(zhuǎn)換及時鐘數(shù)據(jù)恢復模塊，組成完整的高速數(shù)據(jù)傳輸通道，完成該款雷達信號處理芯片與周圍功能單元的高速串行數(shù)據(jù)通信。

4 結(jié)束語

8B/10B編碼器是我們設(shè)計的高速SerDes接口電路的重要組成部分，在設(shè)計中對8B/10B編碼器進行了功能仿真、綜合和時序仿真。經(jīng)過與其他模塊組成SerDes接口應用到某型號雷達信號處理芯片設(shè)計中，成功通過了系統(tǒng)級仿真驗證，實現(xiàn)了芯片內(nèi)和系統(tǒng)級數(shù)據(jù)高速傳輸。

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