基于ARM9+FPGA方案的電視拼接墻主控系統(tǒng)設(shè)計(jì)

劉曉春,胡東平,張 穎

（1.長(zhǎng)安大學(xué)信息工程學(xué)院，陜西 西安 710061；2.陜西省道路交通智能檢測(cè)與裝備工程技術(shù)研究中心，陜西 西安 710061；3.中興通訊西安研究所，陜西 西安 710065）

0 引言

多媒體大屏幕電視墻在信息化工程中有很廣泛的應(yīng)用,它廣泛應(yīng)用于電力系統(tǒng)信息管理、大型交通指揮系統(tǒng)監(jiān)控、銀行及稅務(wù)系統(tǒng)信息發(fā)布、衛(wèi)星發(fā)射中心實(shí)時(shí)監(jiān)控等[1]。作為系統(tǒng)核心的顯示單元，其電視拼接墻單元主控系統(tǒng)（沒(méi)有特別說(shuō)明，下文中的主控系統(tǒng)指電視拼接墻單元主控系統(tǒng)）顯得特別重要，不但需要實(shí)現(xiàn)單元系統(tǒng)的高清視頻信號(hào)的處理，還需要控制與管理單元子系統(tǒng)的工作，以及單元子系統(tǒng)與集成大系統(tǒng)之間的協(xié)調(diào)與控制。本文針對(duì)上述問(wèn)題研究了一種超高分辨力大屏幕數(shù)字電視拼接墻單元主控系統(tǒng)的設(shè)計(jì)方案，詳細(xì)論述了系統(tǒng)硬件平臺(tái)的設(shè)計(jì)與實(shí)現(xiàn)，嵌入式系統(tǒng)軟件技術(shù)方案，以及基于FPGA技術(shù)的視頻信號(hào)處理的設(shè)計(jì)與實(shí)現(xiàn)。

1 系統(tǒng)總體架構(gòu)的研究

系統(tǒng)整機(jī)結(jié)構(gòu)采用“背板＋業(yè)務(wù)單板”的設(shè)計(jì)方案，增強(qiáng)系統(tǒng)業(yè)務(wù)配置的靈活性。電路與信號(hào)系統(tǒng)的結(jié)構(gòu)如圖1所示，多路不同標(biāo)準(zhǔn)的視頻信號(hào)通過(guò)業(yè)務(wù)單板進(jìn)行諸如視頻縮放、視頻疊加、視頻格式轉(zhuǎn)換等形式的信號(hào)處理后，通過(guò)業(yè)務(wù)背板總線傳送給主控板的FPGA信號(hào)處理系統(tǒng)，F(xiàn)PGA系統(tǒng)將用戶(hù)管理桌面信號(hào)與被顯示的業(yè)務(wù)信號(hào)，進(jìn)行視頻圖像局部補(bǔ)償，γ校正等信號(hào)綜合處理后，輸出給光學(xué)顯示系統(tǒng)。有必要考慮系統(tǒng)對(duì)不同的顯示光學(xué)系統(tǒng)的兼容性設(shè)計(jì)，F(xiàn)PGA處理后的視頻輸出信號(hào)接口需要兼容多種標(biāo)準(zhǔn)的接口形式。其中，ARM9系統(tǒng)主要實(shí)現(xiàn)對(duì)主控FPGA配置，通過(guò)UART、TCP/IP接口實(shí)現(xiàn)與上位PC機(jī)通信，實(shí)現(xiàn)系統(tǒng)用戶(hù)與主控系統(tǒng)的數(shù)據(jù)交互；通過(guò)UART實(shí)現(xiàn)對(duì)顯示業(yè)務(wù)單板監(jiān)控與管理；通過(guò)I2C接口與顯示光學(xué)系統(tǒng)通信，實(shí)現(xiàn)對(duì)顯示機(jī)芯系統(tǒng)的控制、監(jiān)控。電源系統(tǒng)將對(duì)AC輸入100～240 V換成5 V通過(guò)背板給系統(tǒng)供電，針對(duì)DLP顯示則需要額外電路產(chǎn)生高強(qiáng)供電。

2 系統(tǒng)硬件平臺(tái)設(shè)計(jì)與實(shí)現(xiàn)

2.1 CPU小系統(tǒng)硬件平臺(tái)

如圖2所示，選用T91ARM9200作為系統(tǒng)主控制器，運(yùn)行VxWorks操作系統(tǒng)，完成與上位機(jī)、下位機(jī)的通信以及系統(tǒng)控制和監(jiān)控功能。10/100（Mbit/s）的以太網(wǎng)來(lái)接收上位機(jī)PC軟件命令，ARM9對(duì)這些命令進(jìn)行處理后發(fā)送給對(duì)應(yīng)的各功能模塊。ARM9通過(guò)數(shù)據(jù)地址總線與存儲(chǔ)器、FPGA進(jìn)行通信；通過(guò)內(nèi)部I2C總線與E2PROM，RTC，POWER MONITOR和PLL進(jìn)行通信；通過(guò)外部I2C與光學(xué)系統(tǒng)進(jìn)行通信；通過(guò)USART與業(yè)務(wù)信號(hào)處理板進(jìn)行通信，實(shí)現(xiàn)系統(tǒng)的集中管理與控制。

在T91ARM9200硬件平臺(tái)運(yùn)行VxWorks操作系統(tǒng)，有必要對(duì)存儲(chǔ)器進(jìn)行擴(kuò)展?；谙到y(tǒng)可靠性考慮，設(shè)計(jì)上將系統(tǒng)文件存儲(chǔ)器與業(yè)務(wù)程序存儲(chǔ)器分開(kāi)。系統(tǒng)設(shè)計(jì)1片1 M×16 bit的NOR-Flash器件SST39VF1601存儲(chǔ)BSP和最小系統(tǒng)程序；設(shè)計(jì)1片8 M×16 bit的Nand-FLosH器件S29GL128存儲(chǔ)業(yè)務(wù)軟件和FPGA程序[2]。設(shè)計(jì)2片16 M×16 bit的SDRAM器件EM63A165TS-8G擴(kuò)展為16 M×32 bit模式作為程序運(yùn)行中的緩存單位。

系統(tǒng)通過(guò)內(nèi)部I2C總線管理RTC專(zhuān)用時(shí)鐘芯片PCF8563TS來(lái)實(shí)現(xiàn)對(duì)系統(tǒng)時(shí)鐘的管理，通過(guò)I2C總線管理電源監(jiān)控芯片POWR1014A進(jìn)行監(jiān)控。預(yù)留一個(gè)RS-232的串行接口用于調(diào)試。為增強(qiáng)系統(tǒng)設(shè)計(jì)的可靠性，采用硬件看門(mén)狗監(jiān)控ARM運(yùn)行狀態(tài)，此外系統(tǒng)設(shè)置開(kāi)機(jī)鍵，LED數(shù)碼管顯示，系統(tǒng)從開(kāi)機(jī)狀態(tài)到工作正常狀態(tài)，乃至機(jī)器故障狀態(tài)等系統(tǒng)狀態(tài)。

2.2 FPGA系統(tǒng)硬件平臺(tái)

FPGA器件選型考慮：選用Altera公司推出的Cy?clone III系列EP3C16F484C6N，封裝為FBGA-484。邏輯單元數(shù)達(dá)到15 000個(gè)，56個(gè)存儲(chǔ)器模塊，存儲(chǔ)器總數(shù)量0.5 Mbit，56 MHz的乘法器，全局時(shí)鐘總數(shù)量達(dá)到20個(gè)，I/O引腳數(shù)多達(dá)346個(gè)，支持高速外部存儲(chǔ)接口[3]。

一路從顯示業(yè)務(wù)處理板輸入的RGB信號(hào)，通過(guò)背板輸入FPGA。一路從外部DVI-D接口輸入的桌面信號(hào)通過(guò)解碼芯片SiI7171進(jìn)行格式轉(zhuǎn)換（TMDS/iT?MDS-RGB）和均衡處理，輸出RGB信號(hào)至FPGA。兩路RGB信號(hào)經(jīng)過(guò)FPGA處理后輸出到編碼芯片SiI7170進(jìn)行格式轉(zhuǎn)換（RGB-TMDS/iTMDS）后，通過(guò)輸出接口輸出至光學(xué)引擎進(jìn)行圖像顯示。其同步時(shí)鐘可以是由內(nèi)部輸入的像素時(shí)鐘產(chǎn)生，也可以是由外部提供。

基于系統(tǒng)與其他系統(tǒng)進(jìn)行大系統(tǒng)集成時(shí)，各個(gè)子系統(tǒng)的顯示圖像的同步考慮，F(xiàn)PGA信號(hào)處理模塊還需提供行、場(chǎng)同步時(shí)鐘信號(hào)和像素時(shí)鐘信號(hào)，確保各圖像信號(hào)的時(shí)序保持一致。同時(shí)FPGA還需要輸出開(kāi)窗控制信號(hào)給顯示業(yè)務(wù)板，SCI同步信號(hào)給機(jī)芯控制板。

FPGA圖像處理模塊除了要將外部輸入的圖像信號(hào)輸出至光學(xué)引擎顯示，還要根據(jù)不同機(jī)芯輸出不同分辨率的信號(hào)，在沒(méi)有外部圖像輸入信號(hào)時(shí)還要能輸出至少10種內(nèi)置測(cè)試圖，以及OSD選單，用戶(hù)大系統(tǒng)集中的安裝與調(diào)試與故障診斷顯示畫(huà)面。FPGA模塊選用2 Gbit的NAND Flash S29GL128P存儲(chǔ)內(nèi)置測(cè)試圖，通過(guò)CPU控制進(jìn)行加載，選用DDRⅡSDRAM進(jìn)行內(nèi)置測(cè)試圖和OSD菜單的緩存。

此外，F(xiàn)PGA還必須具有中斷管理功能，對(duì)于系統(tǒng)中各芯片的中斷請(qǐng)求，均由FPGA統(tǒng)一處理后向CPU發(fā)出中斷請(qǐng)求，CPU進(jìn)入中斷子程序后，讀取FPGA中的中斷寄存器，從而確定是哪個(gè)芯片發(fā)出中斷請(qǐng)求信號(hào)，增強(qiáng)系統(tǒng)設(shè)計(jì)可靠性與靈活性。FPGA系統(tǒng)硬件平臺(tái)框圖如圖3所示。

3 FPGA視頻信號(hào)處理

FPGA采用類(lèi)似于掩膜編程門(mén)陣列的通用結(jié)構(gòu),具有很高的集成度、很強(qiáng)的邏輯實(shí)現(xiàn)能力、很好的設(shè)計(jì)靈活性[4]。本系統(tǒng)中FPGA邏輯資源主要實(shí)現(xiàn)圖4所示的邏輯功能。即顯示視頻信號(hào)必須經(jīng)過(guò)FPGA進(jìn)行各種顯示增強(qiáng)，視頻混合與圖像覆蓋，格式轉(zhuǎn)換等視頻信號(hào)處理，上述功能的實(shí)現(xiàn)從研發(fā)成本與產(chǎn)品化速度方面綜合權(quán)衡的話，可以考慮使用商業(yè)用途的IP Core實(shí)現(xiàn)。

其次，DDRⅡ控制器的設(shè)計(jì)質(zhì)量會(huì)對(duì)系統(tǒng)視頻圖像的處理性能產(chǎn)生重大影響。本方案主要從帶寬需求和時(shí)序控制方面予以重點(diǎn)考慮。主控板的DDRⅡ接口時(shí)鐘為165 MHz，數(shù)據(jù)寬度設(shè)計(jì)為64位。確保DDRⅡ訪問(wèn)效率為80%以上，則DDRⅡ帶寬為165 MHz×2×64 bit×80%=16 896 Mbit/s，筆者通過(guò)實(shí)驗(yàn)已經(jīng)證明可以滿(mǎn)足性能要求。如果DDRⅡ訪問(wèn)效率不足80%，帶寬無(wú)法滿(mǎn)足最大需求，則無(wú)法支持1 920×1 200@60 Hz的輸出圖像格式。DDRⅡ控制器及DDRⅡ接口FIFO的讀/寫(xiě)控制模塊均工作在165 MHz。為了達(dá)到比較嚴(yán)格的時(shí)序要求，設(shè)計(jì)DDRⅡ控制器及DDRⅡ接口FIFO的讀/寫(xiě)控制模塊時(shí)應(yīng)該做到如下的要求：1）控制邏輯盡可能簡(jiǎn)單，避免出現(xiàn)復(fù)雜的組合邏輯。2）模塊的輸出應(yīng)使用寄存器輸出。3）在進(jìn)行系統(tǒng)集成之前，模塊設(shè)計(jì)人員應(yīng)確保本模塊滿(mǎn)足時(shí)序要求。

最后需要注意FPGA中寄存器的地址分配問(wèn)題，CPU分配給FPGA寄存器可用地址為0x5xxx0000～0x5xxx03FF,其中0x5xxx0000～0x5xxx00FF為FPGA內(nèi)置寄存器，0x5xxx0100～0x5xxx03FF為γ修正數(shù)據(jù)段，其中0x5為片選信號(hào)，表示FPGA被選中。FPGA與CPU交互的可用地址范圍為0x000～0x2FF,位寬16 bit。需要注意γ修正數(shù)據(jù)的地址分配。

圖4 FPGA邏輯功能框圖

4 嵌入式軟件結(jié)構(gòu)

如圖5所示，主控系統(tǒng)的軟件采用如圖4所示的結(jié)構(gòu)。主要完成了VWAS消息收發(fā)，消息處理，OSD選單，設(shè)備維護(hù)，告警日志，軟件升級(jí)，DHCP動(dòng)態(tài)IP配置，參數(shù)采集與調(diào)整，文件壓縮與解壓等功能。

其中，平臺(tái)層主要提供以太網(wǎng)通信，任務(wù)間通信的消息郵箱，跟蹤功能和定時(shí)器。配置文件提供文本方式的INI文件配置方式。IP配置，提供TCP/IP網(wǎng)絡(luò)上的IP動(dòng)態(tài)配置。告警日志，提供告警上傳，本地記錄和記錄查詢(xún)功能。軟件升級(jí)，提供軟件升級(jí)功能。硬件驅(qū)動(dòng)層提供對(duì)各單板上硬件的驅(qū)動(dòng)，包括各種參數(shù)的采集和調(diào)整，例如版本號(hào)、溫度、亮度等。VWAS注冊(cè)即通知VWAS自身的IP地址和在線狀態(tài)。消息處理對(duì)外部控制軟件發(fā)送的消息進(jìn)行處理，并分發(fā)命令到下屬模塊。設(shè)備維護(hù)通過(guò)參數(shù)的采集，對(duì)設(shè)備進(jìn)行維護(hù)。OSD選單對(duì)紅外遙控器發(fā)送的消息進(jìn)行界面顯示，并分發(fā)消息到消息處理模塊和廣播消息模塊。OSD廣播模塊負(fù)責(zé)對(duì)OSD控制命令的廣播和接收。

5 小結(jié)

系統(tǒng)方案的設(shè)計(jì)是電子信息產(chǎn)品研發(fā)與制造、產(chǎn)品與市場(chǎng)成功的關(guān)鍵環(huán)節(jié)。系統(tǒng)方案的優(yōu)劣不僅表現(xiàn)在技術(shù)實(shí)現(xiàn)的難易程度上，還會(huì)影響到系統(tǒng)的性能指標(biāo)、可靠性要求、研發(fā)與制造成本，以及從研發(fā)到產(chǎn)品化的速度等諸多因素。本文所設(shè)計(jì)的基于ARM9+FPGA的高清電視墻的主控系統(tǒng)方案，從系統(tǒng)整體需求出發(fā)，將性能指標(biāo)、可靠性、研發(fā)與制造成本等諸多因素，進(jìn)行了充分考慮，綜合權(quán)衡。實(shí)踐證明該方案具有很好的可行性能，已經(jīng)成功進(jìn)行了產(chǎn)品化。

[1]查理.大屏幕電視墻視頻緩沖放大器設(shè)計(jì)[J].通信與廣播電視，2003（3）：37.

[2] 劉曉春，胡東平，簡(jiǎn)毅彬.基于多模組3G視頻傳輸終端的硬件設(shè)計(jì)與仿真 [J].電視技術(shù)，2011，35（11）：62.

[3] 吳繼華，王城.Altera FPGA/CPLD設(shè)計(jì)[M].北京：人民郵電出版社，2005.

[4] 武玉華，周威，李艷俊，等.電視墻控制系統(tǒng)的FPGA設(shè)計(jì)[J].現(xiàn)代電子技術(shù)，2007（6）：53.