基于流水線ADC的高速數(shù)據(jù)采集系統(tǒng)設(shè)計

黃 峰

（黃山旅游發(fā)展股份有限公司云谷索道分公司，安徽 黃山 242709）

1 引言

隨著雷達(dá)、 通信、 遙測遙感、 醫(yī)學(xué)成像、精確控制等技術(shù)應(yīng)用領(lǐng)域的不斷擴展，電子系統(tǒng)需要處理的模擬信號帶寬以及動態(tài)范圍越來越大，人們對數(shù)據(jù)采集系統(tǒng)的采集精度、 數(shù)據(jù)采集速率、數(shù)據(jù)采集系統(tǒng)的存儲量等都提出了更高的要求。由于高速與高精度數(shù)據(jù)采集所需要的存儲帶寬變得越來越大，數(shù)據(jù)采集系統(tǒng)對模數(shù)轉(zhuǎn)換器（ADC）的采樣速度與精度要求也越來越高，因此了解ADC的特性并選擇合適的ADC對高速高精度數(shù)據(jù)采樣系統(tǒng)的設(shè)計至關(guān)重要。目前新一代雷達(dá)和醫(yī)學(xué)成像應(yīng)用系統(tǒng)對于其所使用ADC的精度要求達(dá)14位，并且采樣速度要求達(dá)到100Msps以上，而能滿足上述應(yīng)用需求的ADC為流水線結(jié)構(gòu)。本文通過以高速高精度流水線ADC的結(jié)構(gòu)和原理為信號分析的出發(fā)點，進(jìn)一步采用ADI公司的14位125Msps高速ADC芯片AD9246為核心，給出了一套設(shè)計完整的高速數(shù)據(jù)采樣系統(tǒng)的實現(xiàn)方案。

2 流水線ADC原理及最新發(fā)展?fàn)顩r

2.1 流水線ADC原理分析

基本的流水線結(jié)構(gòu)ADC由多級流水線構(gòu)成，每一級都包含采樣保持電路、低分辨率的子ADC、子數(shù)模轉(zhuǎn)換器電路（DAC）、余量和增益電路（最后一級電路沒有子DAC）[1]，圖1所示為流水線ADC的典型系統(tǒng)結(jié)構(gòu)圖。流水線ADC電路由許多級組成，級的數(shù)目一般與ADC的分辨率相關(guān)。每一級是由低分辨率的ADC電路和D/A轉(zhuǎn)換電路、采樣保持器及增益為2ki的電路組成。電路由兩相互不交疊時鐘進(jìn)行控制，使得每級結(jié)構(gòu)中的采樣保持電路和級間增益電路分別工作在采樣相ΦS和放大相Φf。圖1中所示的1～n級轉(zhuǎn)換電路（Stagel～Stagen）的方框中，時鐘ΦS和Φf的排列次序就代表了各級電路之間的工作狀態(tài)對應(yīng)關(guān)系。

在進(jìn)行模數(shù)轉(zhuǎn)換時，stagel中的S/H電路對Vi進(jìn)行采樣和保持，同時子ADC對其進(jìn)行A/D轉(zhuǎn)換，所得的轉(zhuǎn)換結(jié)果不僅作為本級轉(zhuǎn)換結(jié)果輸出到延遲對準(zhǔn)寄存器陣列，而且也作為子DAC的數(shù)字輸入以實現(xiàn)對Vi信號的估計，模擬減法電路實現(xiàn)Vi與估計值相減，所得的余量信號在放大相通過殘差放大器放大后，作為本級模擬輸出量傳輸給Stage2。以此類推，每級的轉(zhuǎn)換輸出通過延遲對準(zhǔn)寄存器陣列在時序上對齊后輸出。

圖1 流水線ADC典型結(jié)構(gòu)圖

從整個轉(zhuǎn)換過程來看，流水線工作方式可以看作是串行的，但就每一步轉(zhuǎn)換來看是并行工作的。因而總的最大轉(zhuǎn)換速率取決于單級電路的最大速度，而且總的轉(zhuǎn)換速率與流水線結(jié)構(gòu)的級數(shù)沒有關(guān)系。流水線型結(jié)構(gòu)在所有這些改進(jìn)的結(jié)構(gòu)中對于精度、速度和功耗等性能指標(biāo)的折中具有最大的自由度，因而在高速高精度領(lǐng)域獲得了最廣泛的應(yīng)用。

2.2 流水線ADC最新發(fā)展?fàn)顩r

目前國內(nèi)外比較成熟的高速高精度流水線ADC大多是基于高增益大帶寬的OTA和開關(guān)電容電路來實現(xiàn)的。采用該技術(shù)實現(xiàn)的精度達(dá)14～16位、采樣速度超過百MHz、SFDR超過90dB的中頻采樣流水線ADC報道已經(jīng)很多[2]。ADI公司的Ahmed M. A. Ali等人在2006年就發(fā)布了一種10MHz輸入條件下SFDR達(dá)100dB的14位125Msps中頻采樣流水線ADC[3]；2010年他們又發(fā)布了一種16位250Msps中頻采樣流水線ADC，該ADC在250MHz全速采樣條件下對于10MHz輸入信號SFDR同樣達(dá)100dB[4]， ADI公司的Siddharth Devarajan等人在2009年發(fā)布了一種采用CMOS工藝實現(xiàn)的16位125Msps中頻采樣流水線ADC，該ADC在125MHz全速采樣條件下對于30MHz輸入信號SFDR達(dá)96dB[5]。同時TI公司也推出了14位400Msps ADC電路產(chǎn)品ADS5474和14位250MspsADC電路產(chǎn)品ADS6149，其中ADS6149的功耗為687mW，而ADS5474的功耗達(dá)2500mW[6～7]?？偟膩碚f流水線ADC的發(fā)展脈絡(luò)是追求更高的精度和更高的采樣速度，以滿足不斷突飛猛進(jìn)的應(yīng)用系統(tǒng)的需求。

3 高速數(shù)據(jù)采集系統(tǒng)架構(gòu)及實現(xiàn)

3.1 高速數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)

本文所針對高速高精度控制系統(tǒng)要求數(shù)據(jù)采集系統(tǒng)的時鐘采樣頻率至少為100MHz，模數(shù)轉(zhuǎn)換器分頻率至少為14bit，因此本文設(shè)計了1個14bit 150MS/s的數(shù)據(jù)采集系統(tǒng)。該采集系統(tǒng)采用PCI總線與計算機相連，數(shù)據(jù)采集系統(tǒng)利用板卡大容量存儲器對有用信息進(jìn)行實時存儲，信息采集由系統(tǒng)外部觸發(fā)信號控制[8]。數(shù)據(jù)采集系統(tǒng)的框架結(jié)構(gòu)如圖3所示。整個采集系統(tǒng)分為4個部分：模擬信號調(diào)制部分、時鐘處理模塊、數(shù)據(jù)高速緩存模塊、數(shù)據(jù)傳輸與觸發(fā)模塊。

圖2 14-bit 125 MS/s數(shù)據(jù)采集系統(tǒng)框圖

3.2 模擬信號調(diào)制

模擬信號調(diào)制包括模擬信號前放、信號數(shù)控增益以及單端轉(zhuǎn)差分部分。模擬信號前置運放實現(xiàn)輸入信號的阻抗匹配及信號的低通濾波。在數(shù)據(jù)采集系統(tǒng)中為了提高采集系統(tǒng)的信噪比，應(yīng)該使ADC的模擬輸入信號幅度接近滿幅度。因此，在前置運放之后增加了一個壓控增益運放芯片以調(diào)整ADC輸入信號的幅度。壓控增益芯片在90MHz的模擬帶寬下，其增益范圍為-11dB～30dB，該壓控增益芯片的控制電壓由一片8bit的DAC產(chǎn)生，DAC芯片的數(shù)字控制輸入由FPGA控制與產(chǎn)生。數(shù)據(jù)采集系統(tǒng)的ADC采用ADI公司的125Msps 14bit芯片AD9246。由于該ADC模擬信號為差分輸入，因此從壓控增益芯片輸出的模擬信號經(jīng)過單端轉(zhuǎn)差分電路連接到ADC芯片上，從ADC輸出的14bit數(shù)字信號直接連接到FPGA芯片上。

3.3 時鐘模塊

為了增加采集系統(tǒng)的靈活性和普適性，ADC芯片的采樣時鐘可以來自外部時鐘，也可以來自內(nèi)部時鐘。采樣時鐘的選擇是由板卡跳線器決定的。外部時鐘通過一個SMA接插件連接到采集板卡上，外部時鐘信號為TTL電平，由于ADC采樣時鐘需要PECL電平，因此外部時鐘通過TTL到PECL電平轉(zhuǎn)換芯片連接到時鐘選擇模塊上。ADC系統(tǒng)的內(nèi)部時鐘由數(shù)控時鐘模塊產(chǎn)生，數(shù)控時鐘模塊的時鐘輸出范圍為25MHz～400MHz，輸出信號為PECL信號，可以直接與ADC的采樣時鐘連接。該頻率合成器的輸出時鐘可以由FPGA芯片的數(shù)字信號進(jìn)行控制，輸出時鐘調(diào)整精度可以精確到1MHz。

在數(shù)據(jù)采集系統(tǒng)中，尤其是高速數(shù)據(jù)采集系統(tǒng)中，時鐘是一個非常重要的信號。不同時鐘的抖動相差比較大。當(dāng)采集系統(tǒng)的輸入模擬信號帶寬較大時，時鐘抖動對采集系統(tǒng)的信噪比影響不能忽略。把量化噪聲的因素也考慮進(jìn)去，對于14bit的ADC，當(dāng)輸入信號頻率為40MHz時，若要使ADC采集系統(tǒng)的信噪比大于60dB，采樣時鐘的抖動必須控制在10ps以內(nèi)，否則，外部時鐘抖動造成的信噪比損失會降低AD9246的性能。本系統(tǒng)輸出時鐘抖動峰值最大為25ps，時鐘抖動均方根為10ps左右，滿足系統(tǒng)的設(shè)計要求。如果要使用外部時鐘，必須選擇具有低抖動的外部時鐘源。為了增加采集系統(tǒng)的靈活性和普適性，ADC 芯片的采樣時鐘可以來自外部時鐘，也可以來自內(nèi)部時鐘。采樣時鐘的選擇是由板卡跳線器決定的。

3.4 數(shù)據(jù)采集軟件設(shè)計

為了提高數(shù)據(jù)的傳輸率和減少CPU資源的占用，采用PCI主控方式實現(xiàn)數(shù)據(jù)采集到計算機內(nèi)存的數(shù)據(jù)傳遞。在數(shù)據(jù)傳輸過程中，CPU不對這一過程進(jìn)行控制，圖3為單次數(shù)據(jù)傳輸時的軟件工作流程。軟件首先執(zhí)行PCI總線掃描，獲取PCI控制芯片所占用的PCI配置空間地址，接著向操作系統(tǒng)申請采集數(shù)據(jù)傳遞到計算機內(nèi)存的物理空間，并把該物理空間地址映射到PCI主設(shè)備上。然后軟件配置控制芯片內(nèi)部寄存器，包括DMA傳輸數(shù)據(jù)總量以及PCI總線傳輸特性等寄存器，并使能控制芯片PCI主控操作?？刂菩酒却鼺PGA 向其發(fā)送采集數(shù)據(jù)，若控制芯片內(nèi)部寫FIFO通道非空，則發(fā)起PCI總線操作把數(shù)據(jù)傳遞到計算機內(nèi)存中。軟件根據(jù)實際雷達(dá)需求通過控制芯片的對FPGA內(nèi)部相關(guān)寄存器進(jìn)行配置，設(shè)置數(shù)據(jù)采集系統(tǒng)相關(guān)參數(shù)，并觸發(fā)使能FPGA數(shù)據(jù)采集。信號的數(shù)據(jù)采集及存儲由硬件全自動完成，當(dāng)采樣數(shù)據(jù)達(dá)到控制芯片單次數(shù)據(jù)傳輸總量時，控制芯片向計算機發(fā)起中斷申請。軟件在該中斷處理程序中完成采樣數(shù)據(jù)的讀取及存盤操作，并能對采樣數(shù)據(jù)進(jìn)行相應(yīng)的處理，如FFT變換。在計算機進(jìn)行多次DMA數(shù)據(jù)傳輸參數(shù)設(shè)置期間，數(shù)據(jù)采集卡大容量緩存保證了采樣數(shù)據(jù)的無丟失存儲。

圖3 軟件工作流程

3.5 測試結(jié)果

本文的數(shù)據(jù)采集系統(tǒng)采樣頻率為25MHz～125MHz。采集系統(tǒng)支持多種外部觸發(fā)模式，外部觸發(fā)模式由可編程邏輯器件動態(tài)設(shè)計。板卡內(nèi)置的32MB片內(nèi)存儲器決定了有用信息的采集時間，在125MHz采樣頻率下，有用信息持續(xù)采集時間能夠達(dá)到128ms。測試表明，該系統(tǒng)在75Msps采樣速率下對于4.9MHz輸入信號的信噪比達(dá)到65dB，無雜散動態(tài)范圍（SFDR）達(dá)84dB，滿足系統(tǒng)的性能需求。

圖4 數(shù)據(jù)采集系統(tǒng)測試動態(tài)性能

4 結(jié)束語

本文以高速流水線ADC性能特點為出發(fā)點，完成了14位精度125Msps高速數(shù)據(jù)采集系統(tǒng)的設(shè)計。測試結(jié)果表明，本系統(tǒng)能夠完成各類高頻信號的實時采集與存儲，系統(tǒng)信噪比性能達(dá)到設(shè)計要求。由于采用可編程邏輯器件，因此系統(tǒng)還能滿足其他場合的需求。

[1] Stephen H.Lewis, Paul R. Gray. A Pipelined 5-M/s 9-bit Analog-to-Digital Convert [J]. IEEE J. Solid-State Circuits, 1987, 22（12）: 954-961.

[2] 陳飚，姜思曉，周潔，等. 流水線模數(shù)轉(zhuǎn)換器研究現(xiàn)狀[J].電子與封裝，2011，11（1）:13-17.

[3] Ahmed M.A. Ali, Chris Dillon, Robert Sneed,et al. A 14-bit 125 MS/s IF/RF Sampling Pipelined ADC With 100 dB SFDR and 50 fs Jitter[J]. IEEE J.Solid-State Circuits,2006, 41（8）:1846-1855.

[4] Ahmed M.A. Ali, Andy Morgan, Chris Dillon, et al. A 16b 250MS/s IF-Sampling Pipelined A/D Converter with Background Calibration[C]. ISSCC 2010, Dig.Tech.2010: 292-294.

[5] Siddharth Devarajan, Larry Singer, Dan Kelly, et al. A 16b 125MS/s 385mW 78.7dB SNR CMOS Pipeline ADC[C]. ISSCC 2009, Dig.Tech,2009: 86-88.

[6] Texas Instruments. 14-Bit 250MSPS ADCs With DDR LVDS and Parallel CMOS Outputs[J].ADS6149, 2008.

[7] Texas Instruments. 14-Bit 400MSPS Analog to Digital Converter, ADS5474, 2008.

[8] 張俊杰，章鳳麟，葉家駿. 高速數(shù)據(jù)采集系統(tǒng)設(shè)計[J]. 計算機工程，2009， 35（1）:207-210.