一種應(yīng)用于流水線(xiàn)ADC采樣保持電路的設(shè)計(jì)

周佳寧，李榮寬

（電子科技大學(xué)電工學(xué)院，成都 611731）

1 引言

采樣保持電路是實(shí)際應(yīng)用中的重要單元電路之一[1]，對(duì)于高速流水線(xiàn)模數(shù)轉(zhuǎn)換器（Pipeline ADC）更是不可或缺的。采樣保持電路位于流水線(xiàn)模數(shù)轉(zhuǎn)換器的前端，其信號(hào)精度和建立速度直接影響整個(gè)流水線(xiàn)ADC的分辨率和轉(zhuǎn)換速率[2]。

本文設(shè)計(jì)的采樣保持電路采用全差分電容翻轉(zhuǎn)型結(jié)構(gòu)，能減小其噪聲和功耗。通過(guò)下極板采樣技術(shù)和適當(dāng)?shù)臅r(shí)序控制，極大地減小與輸入信號(hào)相關(guān)的溝道電荷注入和時(shí)鐘饋通誤差；采用一種改進(jìn)的柵壓自舉開(kāi)關(guān)，減小采樣保持電路的非線(xiàn)性失真；設(shè)計(jì)增益增強(qiáng)型折疊式共源共柵運(yùn)算放大器，減少由有限增益和不完全建立帶來(lái)的誤差。該采樣保持電路在JAZZ 5V、0.6μm BiCMOS工藝下，當(dāng)采樣頻率為10MHz、輸入信號(hào)頻率為1MHz時(shí)，仿真得到其無(wú)雜散動(dòng)態(tài)范圍為107.8dB、信號(hào)噪聲失真比為87.8dB、總諧波失真比為-105.2dB，滿(mǎn)足12位、10MS/s流水線(xiàn)ADC的精度要求。

2 采樣保持電路結(jié)構(gòu)

采樣保持電路由開(kāi)關(guān)電容電路實(shí)現(xiàn)，主要有兩種常用的結(jié)構(gòu)[2]，分別為電荷轉(zhuǎn)移型（Charge-Transferring）和電容翻轉(zhuǎn)型（Flip - Around）。

電容翻轉(zhuǎn)型采樣保持電路的反饋系數(shù)為采樣電容與連接在運(yùn)放輸入節(jié)點(diǎn)的總電容之比。若忽略運(yùn)放的輸入寄生電容，此時(shí)反饋系數(shù)約等于1。因此，在相同的閉環(huán)帶寬（即3-dB帶寬）的情況下，相比電荷轉(zhuǎn)移型結(jié)構(gòu)，其單位增益帶寬可以減小一半，這就意味著能大幅度地降低功耗。同時(shí)，更大的反饋系數(shù)也減小了接近一半的噪聲[3]。

由于低噪聲、低功耗和節(jié)省面積等方面的優(yōu)勢(shì)，流水線(xiàn)ADC前端采用電容翻轉(zhuǎn)型采樣保持電路，其結(jié)構(gòu)如圖1所示。在采樣周期，開(kāi)關(guān)S1、S2、S3和S4閉合，電容Cs1、Cs2的上極板連接在信號(hào)輸入端，其下極板連接在運(yùn)放的輸入端。在保持周期，開(kāi)關(guān)S9和S10閉合，電容Cs1、Cs2與信號(hào)輸入端斷開(kāi)，同時(shí)連接在運(yùn)放輸出端。無(wú)論共模電荷還是差模電荷都將被轉(zhuǎn)移到輸出端。

圖1 電容翻轉(zhuǎn)型采樣保持電路原理圖

雖然共模反饋電路將輸出共模強(qiáng)制為一定的值，但是放大器的輸入共模電平將隨著輸入信號(hào)共模電平與放大器的輸出共模電平的差值而變化。因此，運(yùn)算放大器必須具有處理很大的輸入共模變化的能力。

開(kāi)關(guān)的電荷注入和時(shí)鐘饋通效應(yīng)導(dǎo)致的誤差，可以通過(guò)兩種方法減小[3]，一是全差分電路的下極板采樣技術(shù)，二是控制開(kāi)關(guān)的關(guān)斷時(shí)序，即開(kāi)關(guān)S3、S4在S1、S2之前斷開(kāi)。

電容并不引起噪聲，但是對(duì)電路噪聲有著直接的影響。開(kāi)關(guān)的導(dǎo)通電阻引入了熱噪聲，當(dāng)開(kāi)關(guān)斷開(kāi)時(shí)，這個(gè)噪聲的瞬時(shí)值保存在電容上：

其中K為波爾茲曼常量、T為絕對(duì)溫度。

由式（1）可知，采樣電容值越小，熱噪聲就越大，則電路的信噪比（SNR）就會(huì)降低；反之，則電路的功耗及芯片面積均會(huì)增大。所以采樣電容值需要在信噪比、功耗、速度和芯片面積之間進(jìn)行折中。

3 柵壓自舉開(kāi)關(guān)

在高速應(yīng)用中，電路的性能與開(kāi)關(guān)有著密切的關(guān)系。以NMOS開(kāi)關(guān)為例，導(dǎo)通電阻如式（2）所示：

μn、Cox是均與工藝相關(guān)的參數(shù)，分別為電子的遷移率和柵氧化層厚度，W/L是開(kāi)關(guān)管的寬長(zhǎng)比。

由文獻(xiàn)[4]可知，與采樣保持電路性能相關(guān)的是采樣開(kāi)關(guān)的電阻和線(xiàn)性度，其中電阻值的大小決定電路的工作速度，而電阻的線(xiàn)性度決定其能達(dá)到的精度。

采樣開(kāi)關(guān)S1、S2采用柵壓自舉電路，能有效地提高電路的線(xiàn)性度，減少與信號(hào)相關(guān)的電荷注入誤差。圖2所示的柵壓自舉開(kāi)關(guān)是文獻(xiàn)[5]中提出柵壓自舉開(kāi)關(guān)的改進(jìn)。

圖2 柵壓自舉開(kāi)關(guān)電路圖

圖2所示為一種簡(jiǎn)化的柵壓自舉開(kāi)關(guān)電路，僅需要一個(gè)電容，節(jié)省了芯片的面積。引入了并聯(lián)的晶體管M11，能有效減小自舉開(kāi)關(guān)的導(dǎo)通電阻，其寬長(zhǎng)比約為M10的1/100。當(dāng)時(shí)鐘信號(hào)Clk為低電平時(shí)，晶體管M7和M8導(dǎo)通，因此晶體管M10和M11關(guān)斷。同時(shí)，電容C被充電至電源電壓Vdd；當(dāng)Clk為高電平時(shí)，晶體管M2導(dǎo)通，拉低了M6的柵極電壓，使電容C的電荷對(duì)晶體管M10的柵極充電并使得晶體管M9和M10導(dǎo)通。此時(shí)，晶體管M10的柵源電壓（VGS）獨(dú)立于輸入信號(hào)，其值約等于電源電壓Vdd。

4 運(yùn)放優(yōu)化設(shè)計(jì)

運(yùn)算放大器是采樣保持電路的核心部分，決定了該電路的精度和建立時(shí)間[6,7]，同時(shí)也消耗了絕大部分的功耗。

12位、10MS/s 流水線(xiàn)ADC要求運(yùn)放的增益誤差εgain和線(xiàn)性建立誤差εsettle均小于1/2LSB[8]，可得關(guān)于運(yùn)算放大器的直流增益（A0）和單位增益帶寬（GBW）表達(dá)式：

式（3）和（4）中，F(xiàn)S為采樣頻率、f是采樣保持電路的反饋系數(shù)，且f≈1。其中式（3）中的線(xiàn)性建立時(shí)間約為周期的1/3，這是考慮了轉(zhuǎn)換速率（SR）的影響。

由式（3）和（4）計(jì)算可得，運(yùn)放所需要的直流增益（A0）和單位增益帶寬（GBW）分別為78dB和43MHz。實(shí)際運(yùn)算放大器直流增益和單位增益帶寬設(shè)計(jì)時(shí)應(yīng)該留有足夠大的裕量。

從增益、帶寬、共模輸入范圍和功耗等方面綜合考慮，運(yùn)放采用PMOS作輸入對(duì)的折疊式共源共柵結(jié)構(gòu)。為了進(jìn)一步增加運(yùn)算放大器的直流增益，采用增益提高結(jié)構(gòu)（Gain-Boosted）和BiCMOS工藝中的NPN管，原理圖如圖3所示。

圖3中，輔助運(yùn)算放大器引入了新的零極點(diǎn)，可能會(huì)導(dǎo)致不穩(wěn)定。假定f1是主運(yùn)算放大器的單位增益帶寬，f2是輔助運(yùn)算放大器的單位增益帶寬，f3是主運(yùn)算放大器的第二個(gè)極點(diǎn)頻率，它們之間應(yīng)該滿(mǎn)足式（5）的關(guān)系[9～10]：

式（5）的上限是為了保證運(yùn)放的穩(wěn)定性，下限是為了避免增加輸出信號(hào)的穩(wěn)定時(shí)間。主運(yùn)算放大器和輔助運(yùn)算放大器的電流比可設(shè)定為10:1。考慮到功耗和增益，差分運(yùn)算放大器的共模負(fù)反饋用對(duì)稱(chēng)的開(kāi)關(guān)電容電路（SC-CMFB）實(shí)現(xiàn)。

圖3 增益增強(qiáng)型折疊式共源共柵運(yùn)放原理圖

5 仿真結(jié)果及版圖

在JAZZ 5V、0.6μm BiCMOS工藝條件下，通過(guò)Spectre仿真得到運(yùn)算放大器的幅頻特性曲線(xiàn)如圖4所示。

圖 4 運(yùn)算放大器的幅頻特性曲線(xiàn)

工藝角TT和溫度27℃下，仿真結(jié)果顯示運(yùn)放的直流增益為98.9dB，單位增益帶寬為81.5MHz，相位裕度為86.9°，滿(mǎn)足設(shè)計(jì)要求。噪聲分析可知，運(yùn)放的等效輸入噪聲為

表1 不同工藝角和溫度下運(yùn)放幅頻特性比較

在不同的工藝角和溫度下，運(yùn)放的直流增益（A0）、單位增益帶寬（GBW）和相位裕度（PM）仿真得到結(jié)果如表1所示。在工藝角和溫度分別為SS和125℃的情況下，運(yùn)放的增益和單位增益帶寬有一定程度的減小，但仍然滿(mǎn)足由式（3）和（4）計(jì)算所需的要求。

在采樣頻率為10MHz、輸入信號(hào)頻率為1MHz時(shí)，采樣保持電路的差分輸出結(jié)果經(jīng)過(guò)快速傅里葉變換（FFT），得到如圖5所示的頻譜。

圖5 ADC輸出信號(hào)的頻譜

通過(guò)計(jì)算可得，該采樣保持電路的信噪比（SNR）、無(wú)雜散動(dòng)態(tài)范圍（SFDR）和總諧波失真比（THD）分別為81.2dB、107.8dB和 -105.2dB。采樣保持電路性能在不同的工藝角和溫度下有著很大的變化，結(jié)果如表2所示。

表2 不同工藝角和溫度對(duì)電路性能的影響

圖6 系統(tǒng)整體電路版圖

從表2可以看出，在工藝角和溫度分別為SS和125℃的情況下，采樣保持電路的性能最差，這是由于運(yùn)放的特性此時(shí)有了較大幅度的衰減。此時(shí)，SNR仍然達(dá)到77.5dB，可以達(dá)到12.6位的精度。

圖6為包括流水線(xiàn)ADC在內(nèi)的系統(tǒng)整體版圖，其中采樣保持電路為圖中邊框所標(biāo)示部分，版圖面積為0.4mm×0.8mm，該部分的功耗為11mW。

6 結(jié)論

本文設(shè)計(jì)了一個(gè)應(yīng)用于12bit、10MHz低功耗的流水線(xiàn)ADC的高性能采樣保持電路。采用了全差分電容翻轉(zhuǎn)型結(jié)構(gòu)來(lái)實(shí)現(xiàn)，運(yùn)用了下極板采樣和適當(dāng)?shù)臅r(shí)序控制，減小了噪聲、功耗和電荷注入誤差等。設(shè)計(jì)了增益增強(qiáng)型折疊式共源共柵BiCMOS運(yùn)算放大器，獲得了較高的直流增益和帶寬，使其在較低的功耗下達(dá)到較好的性能，增加了一種改善線(xiàn)性度的柵壓自舉開(kāi)關(guān)。在5V、0.6μm BiCMOS工藝中，當(dāng)輸入信號(hào)頻率為1MHz和采樣頻率為10MHz時(shí)，能夠達(dá)到87.8dB的信噪比、107.8dB無(wú)雜散動(dòng)態(tài)范圍和-105.2dB總諧波失真比。不同工藝角和溫度情況下的仿真結(jié)果表明該電路符合流水線(xiàn)ADC的要求，且其版圖面積和功耗分別為0.4mm×0.8mm 和11mW。

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