基于CPLD的線陣CCD驅(qū)動(dòng)電路設(shè)計(jì)

何 敏 ，王道平

(第二炮兵工程學(xué)院電子技術(shù)教研室，陜西西安 710025)

如何實(shí)現(xiàn)高精度的運(yùn)動(dòng)裝置角度和位移測(cè)量，一直是系統(tǒng)或設(shè)備設(shè)計(jì)中需要解決的關(guān)鍵技術(shù)之一。隨著半導(dǎo)體微電子技術(shù)的迅猛發(fā)展，各種新型器件不斷涌現(xiàn)，其中線陣CCD(Charge Coupled Devices)電荷耦合器件因其所具有的高精度、無(wú)接觸、高可靠性等優(yōu)點(diǎn)，應(yīng)用越來(lái)越廣泛。

1 總體方案設(shè)計(jì)

線陣CCD一般不能直接在測(cè)量裝置中使用，因此CCD驅(qū)動(dòng)信號(hào)的產(chǎn)生及輸出信號(hào)的處理是設(shè)計(jì)高精度、高可靠性和高性?xún)r(jià)比線陣CCD驅(qū)動(dòng)模塊的關(guān)鍵[1]。

傳統(tǒng)驅(qū)動(dòng)CCD的設(shè)計(jì)方法使CCD的工作頻率較慢，信號(hào)輸出噪聲增大，不利于提高信噪比，不能應(yīng)用于要求快速測(cè)量的場(chǎng)合[2]。而用可編程邏輯器件CPLD進(jìn)行驅(qū)動(dòng)，則可提高脈沖信號(hào)相位關(guān)系的精度，以及提供給CCD驅(qū)動(dòng)脈沖信號(hào)的頻率，而且調(diào)試容易、靈活性高[3]。目前，在工業(yè)技術(shù)中，多采用基于CPLD的驅(qū)動(dòng)電路實(shí)現(xiàn)線陣CCD的驅(qū)動(dòng)。系統(tǒng)框圖如圖1所示。

圖1 基于CPLD的線陣CCD的驅(qū)動(dòng)電路

2 硬件設(shè)計(jì)

2.1 CPLD的硬件電路的設(shè)計(jì)

以CPLD(Complex Programmable Logic Device)器件為核心，設(shè)計(jì)線陣CCD的驅(qū)動(dòng)電路。然后在其基礎(chǔ)上擴(kuò)展，選擇其他元器件，設(shè)計(jì)出與其相配套的電路部分，經(jīng)調(diào)試后組成硬件系統(tǒng)[4-5]。

CPLD的電路由5部分組成，有源晶振向EPM240T100C5N的U1A的IO/GCLK0口輸入時(shí)鐘脈沖CLK0，提供了CPLD工作的時(shí)鐘脈沖，因?yàn)闀r(shí)序邏輯的需要。U1C從JTAG端口中下載程序，U1B的52、54、56、58口輸出脈沖信號(hào)。U1D管腳接3.3 V電壓，U1E管腳接地。電路原理如圖2所示。

圖2 CPLD的電路原理圖

2.2 DC/DC模塊的設(shè)計(jì)

為得到CPLD所需的電壓，外接電源需要經(jīng)過(guò)DC/DC模塊進(jìn)行轉(zhuǎn)換。為進(jìn)一步減少輸出紋波，可在輸入輸出端連接一個(gè)LC濾波網(wǎng)絡(luò)，電路原理如圖3所示。

圖3 DC/DC模塊的電路原理圖設(shè)計(jì)

2.3 穩(wěn)壓模塊的電路設(shè)計(jì)

由DC/DC模塊轉(zhuǎn)換的直流電壓，經(jīng)過(guò)一個(gè)R11電阻和一個(gè)發(fā)光二極管接地，發(fā)光二極管指示燈，然后從AMS芯片的Vin端輸入，進(jìn)入到芯片的內(nèi)部，經(jīng)過(guò)一系列的計(jì)算，從Vout輸出3.3 V電壓，GND端端口接地。為消除交流電的紋波，電路采用電容濾波，分別用0.1 μF的極性電容和10 μF的非極性電容組成一個(gè)電容濾波網(wǎng)絡(luò)。電路原理如圖4所示。

圖4 穩(wěn)壓模塊的電路設(shè)計(jì)

2.4 CCD電路設(shè)計(jì)

CCD電路采用TCD1500C，它是一個(gè)高靈敏度、低暗流、5340像元的線陣圖像傳感器。其像敏單元大小是7 μm×7 μm×7 μm，相鄰像元中心距7μm，像元總長(zhǎng)37.38 mm。該傳感器可用于傳真、圖像掃描和OCR。TCD1500C的測(cè)量精度和分辨率都很高，并且只需4路驅(qū)動(dòng)信號(hào):SH、φ、RS、SP[6]。電路原理如圖5所示。

2.5 電平轉(zhuǎn)換的電路設(shè)計(jì)

由于CPLD輸出的驅(qū)動(dòng)脈沖電壓為3.3 V，而CCD工作所需的驅(qū)動(dòng)脈沖為5 V，所以需要在CPLD和CCD之間加入一個(gè)電平轉(zhuǎn)換電路。電路原理如圖6所示。

3 軟件設(shè)計(jì)

系統(tǒng)軟件采用Verilog HDL硬件描述語(yǔ)言，按照模塊化的思路設(shè)計(jì)，將要完成的任務(wù)分成為多個(gè)模塊，每個(gè)模塊由一個(gè)或多個(gè)子函數(shù)完成。這樣能使設(shè)計(jì)思路清晰、移植性強(qiáng)，在調(diào)試軟件時(shí)容易發(fā)現(xiàn)和改正錯(cuò)誤，降低了軟件調(diào)試的難度。程序中盡量減少子函數(shù)之間的相互嵌套調(diào)用，這樣可以減少任務(wù)之間的等待時(shí)間，提高系統(tǒng)處理任務(wù)的能力[7-8]。主程序如圖7所示。

圖7 主程序流程圖

SH是一個(gè)光積分信號(hào)，SH信號(hào)的相鄰兩個(gè)脈沖之間的時(shí)間間隔代表了積分時(shí)間的長(zhǎng)短。光積分時(shí)間為5 416個(gè)RS周期，對(duì)系統(tǒng)時(shí)鐘進(jìn)行光積分的分頻，實(shí)現(xiàn)了SH信號(hào)脈沖。在光積分階段，SH為低電平，它使存儲(chǔ)柵和模擬移位寄存器隔離，不會(huì)發(fā)生電荷轉(zhuǎn)移。時(shí)鐘脈沖φ為典型值0.5 MHz時(shí)，占空比為50%，占空比是指高電平在一個(gè)周期內(nèi)所占的時(shí)間比率。它是SH信號(hào)和占空比為50%的一個(gè)0.5 MHz的脈沖信號(hào)疊加，所以0.5 MHz的信號(hào)和SH信號(hào)通過(guò)一個(gè)或門(mén)，就可以實(shí)現(xiàn)φ信號(hào);輸出復(fù)位脈沖RS為1 MHz，占空比1∶3。此外，RS信號(hào)和SH、φ信號(hào)有一定的相位關(guān)系，通過(guò)一個(gè)移位寄存器移相，來(lái)實(shí)現(xiàn)RS脈沖信號(hào)。

4 仿真實(shí)驗(yàn)

系統(tǒng)時(shí)鐘周期部分設(shè)置為1 ns，正常工作時(shí)復(fù)位信號(hào)RS為高電平，然后對(duì)RS、φ、SH信號(hào)進(jìn)行仿真，結(jié)果如圖8所示。

圖8 QuartusⅡ仿真效果圖

5 結(jié)束語(yǔ)

研究的線陣CCD驅(qū)動(dòng)電路主要是以CPLD為驅(qū)動(dòng)中心而設(shè)計(jì)，這種方案減少了以往驅(qū)動(dòng)電路的電路體積大、設(shè)計(jì)復(fù)雜、調(diào)試?yán)щy等缺點(diǎn)，增加了系統(tǒng)的穩(wěn)定性、可靠性，集成度高且抗干擾能力強(qiáng)。通過(guò)對(duì)硬件和軟件大量的模擬實(shí)驗(yàn)表明，文中所研究的線陣CCD驅(qū)動(dòng)脈沖信號(hào)能夠滿足CCD工作所需的基本功能，達(dá)到了設(shè)計(jì)要求。

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