一種基于動態(tài)閾值NMOS的1.2 V CMOS模擬乘法器

程衛(wèi)東，朱樟明，王 雷

(1.西安微電子技術(shù)研究所元器件檢測與可靠性事業(yè)部，陜西西安 710054;2.西安電子科技大學(xué)微電子學(xué)院，陜西西安 710071)

隨著便攜式電子產(chǎn)品的不斷發(fā)展，以及各國對節(jié)能的嚴格要求，低功耗集成電路及電子系統(tǒng)已經(jīng)成為技術(shù)發(fā)展的方向之一，而低電源電壓是實現(xiàn)低功耗最直接有效的方法，其中CMOS模擬集成電路的低壓低功耗設(shè)計是實現(xiàn)低壓低功耗集成電路的難點。模擬乘法器作為模擬電路中最基本的電路之一，在自適應(yīng)濾波器、頻率倍增器、各種調(diào)制解調(diào)器等電子系統(tǒng)中具有廣泛的應(yīng)用[1-5]。傳統(tǒng)的模擬乘法器一般采用Gilbert結(jié)構(gòu)實現(xiàn)[4-5]，由于電源到地的通路上至少有3～4個晶體管，沒有辦法實現(xiàn)低壓低功耗，必須采用新的電路結(jié)構(gòu)實現(xiàn)。

采用動態(tài)閾值NMOS晶體管作為兩路輸入信號的輸入晶體管，節(jié)省了輸入晶體管和偏置晶體管的數(shù)目，實現(xiàn)了低壓低功耗的目的。文中首先對動態(tài)閾值NMOS晶體管的特性進行了系統(tǒng)分析，包括跨導(dǎo)、頻率特性等，再提出了一種基于動態(tài)閾值NMOS晶體管的1.2 V CMOS模擬乘法器，并進行了性能分析，采用Hspice進行了各種參數(shù)的仿真，對仿真結(jié)果進行了比較分析和討論。

1 動態(tài)閾值NMOS晶體管

所提出的動態(tài)閾值NMOS晶體管的工藝基礎(chǔ)是傳統(tǒng)標(biāo)準雙阱CMOS工藝或P阱CMOS工藝，其特點是兩個輸入信號同時加到NMOS的柵極(G)和襯底(B)端，即輸入電壓為VGS和VBS，不需要引入特殊的工藝步驟。當(dāng)NMOS的VBS=0時，就是常用的準恒定閾值電壓增強型NMOS晶體管，如果VGS和VBS同時在變化，而VBS的變化直接會影響VTH(N)變化。式(1)是當(dāng)VGS一定時，NMOS閾值電壓VTH(N)與VBS的關(guān)系，表明當(dāng)VBS增大時，VTH(N)會隨之減小，所以動態(tài)閾值是實現(xiàn)CMOS模擬電路低壓化的理想技術(shù)之一。

其中，VTH0(N)是VBS=0時的NMOS閾值電壓，ΦF為表面電動勢，γ為體效應(yīng)因子。

當(dāng)動態(tài)閾值NMOS晶體管滿足VDS≥VGS-VTH(N)時，即晶體管工作在飽和區(qū)，IDS與VGS、VBS之間的關(guān)系如式(2)所示。

基于 CSMC 0.6μm DPDM CMOS工藝的BSIM3V3 Spice模型，采用Hspice進行仿真，以驗證動態(tài)閾值NMOS晶體管的V-I特性。圖1為不同VBS條件下的VDS～IDS關(guān)系曲線VGS=1.2 V，自下而上5條曲線所對應(yīng)的 VBS分別為 0 V、0.3 V、0.6 V、0.9 V和1.2 V，表明在相同VDS條件下IDS隨著VBS的不斷增大而增大。圖2為不同VGS條件下的VBS～IDS關(guān)系曲線VDS=1.2 V，自下而上7條曲線所對應(yīng)的VGS分別為 0 V、0.2 V、0.4 V、0.6 V、0.8 V、1.0 V和1.2 V，其中VGS為0 V、0.2 V、0.4 V的3條曲線由于IDS數(shù)值太小，已與橫坐標(biāo)幾乎重合，圖2表明在相同VBS條件下IDS隨著VGS的不斷增大而增大。

將式(2)分別對VBS和VGS求偏導(dǎo)，即可以得到

由于體效應(yīng)因子γ的值較小，所以gmbs＜gm，但VBS的增加，則可以增加gmbs。

當(dāng)VBS=VGS時，也就是NMOS晶體管的柵極和襯底端短接在一起，同時作為同一個信號的輸入端，此時對VBS求偏導(dǎo)，即可以得到

所以動態(tài)閾值NMOS晶體管的跨導(dǎo)是隨著VBS和VGS的變化而變化的，數(shù)值要＜gm且＞gmbs。

當(dāng)動態(tài)閾值NMOS的VGS固定時，則可以看作襯底驅(qū)動NMOS，其特征頻率為

其中，η=gmbs/gm，VBS=0時的典型值為0.2～0.4，Cbs是P阱與源端間的電容，而Cbsub是P阱與N襯底間的電容。在 3 μm CMOS工藝下，當(dāng)襯底驅(qū)動MOSFET工作于飽和區(qū)時，式(5)可近似為[1]

隨著CMOS工藝的發(fā)展，如果Cox增加S倍，而Cbsub只增加了S1/2倍，阱和襯底的摻雜濃度提高了S倍，則式(6)變?yōu)?/p>

在標(biāo)準深亞微米CMOS工藝中，襯底驅(qū)動NMOS的截止頻率也不會比柵驅(qū)動NMOS的截止頻率小很多，而動態(tài)閾值NMOS的截止頻率則在襯底驅(qū)動NMOS的截止頻率和柵驅(qū)動NMOS的截止頻率之間，所以動態(tài)閾值NMOS不會犧牲太多的頻率特性。

柵驅(qū)動NMOS與動態(tài)閾值NMOS的溝道噪聲電流相似，如果把溝道噪聲電流歸因于輸入，則動態(tài)閾值和柵驅(qū)動下的增益因子有所不同。同時，動態(tài)閾值NMOS的阱電阻也會造成額外的熱噪聲。動態(tài)閾值NMOS的均方根噪聲電壓為[1]

其中，N為交叉NMOS結(jié)構(gòu)中柵的個數(shù);Rbi為第i個柵溝道的有效串聯(lián)阱電阻;Rgi為第i個柵的柵與金屬間電阻。

式(8)中前兩項為動態(tài)閾值NMOS由襯底端引起的白噪聲和閃爍噪聲，后兩項描述了由阱與金屬間、柵與金屬間電阻所引起的白噪聲。由于后兩項有N-2系數(shù)，因此可以利用交叉CMOS結(jié)構(gòu)即一個MOSFET采用多個柵來降低柵電阻所產(chǎn)生的噪聲影響。為將襯底端所引起的噪聲最小化，動態(tài)閾值NMOS的版圖應(yīng)該多用阱接觸，而且接觸應(yīng)該盡量接近每個柵，以最小化襯底端電阻的噪聲影響。

2 低壓低功耗CMOS模擬乘法器

基于提出的動態(tài)閾值NMOS晶體管，對傳統(tǒng)的Gilbert CMOS模擬乘法器進行了改進，提出如圖3所示的低壓低功耗CMOS模擬乘法器電路，其中負載電阻ReqA和ReqB是采用PMOS有源電阻實現(xiàn)，其電阻值約為200～100 000 Ω，主要考慮兩個負載電阻的匹配性，文中等效電阻值約為50 kΩ。4個動態(tài)閾值NMOS晶體管M1～M4為模擬乘法器的核心部分，兩路差分輸入信號VinA和VinB的同相、反相信號分別從4個動態(tài)閾值NMOS的柵極和襯底端輸入，即M1和M4的柵極作為VinA+的輸入端，M1和M2的襯底端則作為VinB+輸入端，M2和M3的柵極作為VinA-的輸入端，M3和M4的襯底端作為VinB-的輸入端。采用動態(tài)閾值NMOS的最大優(yōu)勢是大大減小了傳統(tǒng)模擬乘法器的晶體管個數(shù)，與傳統(tǒng)的Gilbert模擬乘法器比較，晶體管個數(shù)有傳統(tǒng)的7個NMOS晶體管減少為4個NMOS，從電源到地電壓之間的飽和NMOS由傳統(tǒng)3個Gilbert模擬乘法器的減少為1個，從而大大降低對電源電壓的要求，并實現(xiàn)低功耗。

圖3 低壓低功耗CMOS模擬乘法器電路圖

由于動態(tài)閾值 NMOS晶體管 M1～M4均滿足VDS≥VGS-VTH(N)，即M1～M4均工作在飽和區(qū)，但是必須考慮gmbs的影響。圖3所示的低壓低功耗CMOS模擬乘法器的等效小信號等效電路如圖4所示，條件是柵驅(qū)動信號VinA+和VinA-是暫時固定的，其中只表示了M1和M2晶體管，此時動態(tài)閾值NMOS的跨導(dǎo)為gmbs，而實際的動態(tài)閾值NMOS會＞gmbs。由圖4，也可以直接獲得M3和M4的小信號等效電路。聯(lián)立M1～M4的等效電路可知，文中低壓CMOS模擬乘法器的最小轉(zhuǎn)換增益如式(9)所示，即實際轉(zhuǎn)換增益大于式(9)。由圖4所示的小信號等效電路，文中低壓CMOS模擬乘法器的最小頻帶寬度如式(5)所示。

圖4 柵驅(qū)動信號固定情況下的半邊CMOS模擬乘法器小信號等效電路

3 設(shè)計結(jié)果與討論

基于 CSMC 0.6μm DPDM CMOS工藝的BSIM3V3 Spice模型，采用Hspice對圖3所示的低壓CMOS模擬乘法器進行了仿真。圖5為1.2 V電源電壓條件下的模擬乘法器的時域特性，輸入信號VinA的頻率為5 MHz，信號峰峰值為1.0 V，而輸入信號VinB的頻率為100 MHz，信號峰峰值為0.5 V，輸出信號Vout的峰峰值為0.35 V。為分析輸出信號Vout的諧波特性，直接對圖5中的Vout曲線直接進行快速傅里葉變換，獲得如圖6所示的諧波特性曲線，一次諧波和三次諧波的差值為40 dB，表明了低壓CMOS模擬乘法器具有優(yōu)秀的線性度。圖7為低壓CMOS模擬乘法器的頻率特性，輸出信號的頻帶寬度為375 MHz，如果用于RF混頻器，則IF帶寬為375 MHz。1.2 V CMOS模擬乘法器的平均電源電流約30 μA，即動態(tài)功耗約為36 μW，證實了低功耗特性。

文獻[6]基于0 .35 μm CMOS工藝，提出一種1.5 V CMOS模擬乘法器，輸出信號帶寬為719 MHz，動態(tài)功耗為47 μW，即電源電流約為31 μA，晶體管個數(shù)為6，且需要額外的偏置電路。文獻[6]的偏置電路功耗大于CMOS模擬乘法器本身的功耗，在1.5 V電源電壓條件下約為70 μA。與文獻[6]的仿真設(shè)計結(jié)果比較，文中輸出信號帶寬小于文獻[6]的帶寬，主要是由于0.6 μm CMOS工藝限制。文中模擬乘法器的功耗要小于文獻[6]，并不需要額外的偏置電路，設(shè)計方便。

4 結(jié)束語

采用動態(tài)閾值NMOS晶體管作為兩路輸入信號的輸入晶體管，采用4個動態(tài)閾值NMOS和2個有源電阻實現(xiàn)了一種低壓低功耗CMOS模擬乘法器電路，節(jié)省了輸入晶體管數(shù)目，節(jié)省了偏置晶體管和偏置電路，實現(xiàn)低壓低功耗的目的?；?CSMC 0.6 μm DPDM CMOS工藝，1.2 V模擬乘法器的輸入信號VinA的頻率為5 MHz，信號峰峰值為1.0 V，而輸入信號VinB的頻率為100 MHz，信號峰峰值為0.5 V，則輸出信號Vout的峰峰值為0.35 V，一次諧波和三次諧波的差值為40 dB。1.2 V模擬乘法器輸出信號的頻帶寬度為375 MHz，平均電源電流約為30 μA，即動態(tài)功耗約為36 μW，能直接應(yīng)用于低功耗通信集成電路的設(shè)計。

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