X波段線性調(diào)頻信號源的設(shè)計(jì)

鄧潘 陳衛(wèi)

(解放軍電子工程學(xué)院，安徽 合肥 230037)

X波段線性調(diào)頻信號源的設(shè)計(jì)

鄧潘 陳衛(wèi)

(解放軍電子工程學(xué)院，安徽 合肥 230037)

X波段線性調(diào)頻信號源已在多個(gè)領(lǐng)域得到廣泛應(yīng)用。采用直接數(shù)字頻率合成(DDS)激勵鎖相頻率合成(PLL)的技術(shù)，可以彌補(bǔ)各自的缺點(diǎn)，設(shè)計(jì)了X波段(10GHz～10.5GHz)線性調(diào)頻信號源的實(shí)現(xiàn)方案，并對信號源的頻率建立時(shí)間和相位噪聲進(jìn)行了仿真，重點(diǎn)研究了基于AD9854的鎖相環(huán)激勵信號源的設(shè)計(jì)。

DDS PLL X波段 線性調(diào)頻 信號源

0 引言

X波段線性調(diào)頻信號源廣泛應(yīng)用于雷達(dá)、通信等領(lǐng)域，通常用頻率合成的方法來實(shí)現(xiàn)。頻率合成技術(shù)主要分為三類:直接模擬式頻率合成技術(shù)(DAS)、間接鎖相式頻率合成技術(shù)(PLL)和直接數(shù)字式頻率合成技術(shù)(DDS)［1］。直接模擬式頻率合成需要大量的晶體、濾波器、混頻器等硬件，所以難于集成而逐漸被淘汰;PLL具有極寬的頻率范圍、良好的寄生抑制性能、輸出頻譜純度很高，但頻率轉(zhuǎn)換速度慢，頻率分辨率不高;DDS技術(shù)有頻率轉(zhuǎn)換速度快、頻率分辨率高、輸出相位連續(xù)、相位噪聲低等突出優(yōu)點(diǎn)，得到了廣泛應(yīng)用，但是由于其全數(shù)字的結(jié)構(gòu)，存在輸出帶寬窄和雜散抑制差的缺點(diǎn)。由此可見，PLL技術(shù)和DDS技術(shù)相結(jié)合，可獲得高性能的信號源［2］。

DDS技術(shù)與 PLL技術(shù)的組合方式通常有兩種［2］:一種是DDS激勵PLL式的頻率合成方案，另一種是用DDS與PLL混頻的頻率合成方案，分為環(huán)外混頻和PLL內(nèi)插DDS兩種。前者可以達(dá)到低相噪、寬帶寬、小步進(jìn)的要求，所以在設(shè)計(jì)實(shí)現(xiàn)X波段(10GHz～10.5GHz)的線性調(diào)頻信號源時(shí)，采用DDS激勵PLL式的頻率合成方案。

1 DDS激勵PLL式的頻率合成方案

DDS激勵PLL式的頻率合成方案如圖1所示。DDS的輸出信號作為PLL的激勵源，PLL作為跟蹤倍頻鎖相環(huán)，當(dāng)鎖相環(huán)穩(wěn)定時(shí)，頻率合成器的輸出頻率為

其中，fc為DDS的時(shí)鐘頻率，N為DDS相位累加器的字長，K為DDS的頻率控制字，M為鎖相環(huán)路的可編程分頻比。

該方案實(shí)現(xiàn)了DDS技術(shù)和PLL技術(shù)的優(yōu)勢互補(bǔ)，兼顧了各方面的性能，可做到很高的輸出頻率、較快的頻率切換速度、高的頻率分辨率，同時(shí)也能很好的保證系統(tǒng)雜散和相位噪聲性能。

2 X波段線性調(diào)頻信號源的設(shè)計(jì)方案

本文采用DDS激勵PLL式的頻率合成方案，來設(shè)計(jì)實(shí)現(xiàn)X波段(10 GHz～10.5 GHz)的線性調(diào)頻信號源。DDS輸出線性調(diào)頻信號，作為鎖相環(huán)的參考信號。

圖1 DDS激勵PLL式的頻率合成原理框圖

鎖相環(huán)芯片采用ADF4108。ADF4108工作帶寬為8 GHz，內(nèi)含一低噪數(shù)字鑒相器、精密電荷泵、可編程的14位參考R分頻器、6位可編程A計(jì)數(shù)器、13位可編程B計(jì)數(shù)器和可編程雙模預(yù)分頻器(P/P+1)，可實(shí)現(xiàn)N倍分頻(N=B·P+A)。使用時(shí)外加環(huán)路濾波器和VCO即可構(gòu)成一個(gè)完整的PLL［3］。

本設(shè)計(jì)中的VCO采用Hittite公司的HMC588LC4B，其輸出頻率范圍為8 GHz～12.5 GHz，輸出功率為5 dBm。圖2為用ADISimPLL3.0軟件仿真得出的ADF4108驅(qū)動HMC588LC4B的仿真原理圖。其中，鑒相器鑒相頻率為500 kHz，外部參考時(shí)鐘為10 MHz，計(jì)數(shù)器R=20，環(huán)路濾波電路采用了二階有源濾波電路。

圖3為10.49931時(shí)PLL的頻率建立時(shí)間仿真圖，圖中可以看出，約經(jīng)過 30.62 μs，PLL 可將輸出頻率鎖定在 10.49931GHz。

信號源的相位噪聲主要由以下因素組成:鑒相器、環(huán)路濾波器、分頻器的相位噪聲和參考時(shí)鐘的相位噪聲以及VCO的相位噪聲。其中環(huán)路分頻比N對環(huán)路帶寬內(nèi)的相位噪聲影響最大，將惡化20 lgNdB。在環(huán)路帶寬外的相位噪聲主要由VCO決定，而HMC588LC4B的相位噪聲指標(biāo)能滿足本設(shè)計(jì)需要。

圖2 10 GHz～10.5 GHz鎖相頻率源的仿真原理圖

圖4為10.2 GHz時(shí)鎖相環(huán)輸出信號的相位噪聲分析圖，表1為各主要部分的相噪分析報(bào)表，在偏離載頻10 KHz時(shí)，相位噪聲為 －79.01 dBc/Hz，在偏離載頻100 KHz時(shí)，相位噪聲為 －85.00 dBc/Hz。分析表明此設(shè)計(jì)方案的相位噪聲指標(biāo)符合設(shè)計(jì)要求。

表1 PLL各部分的相位噪聲分析報(bào)表

3 基于AD9854的鎖相環(huán)激勵信號源的設(shè)計(jì)

按照上述設(shè)計(jì)方案，以AD9854輸出的線性調(diào)頻信號作為ADF4108的激勵信號。

AD9854具有4～20倍可編程時(shí)鐘倍頻器，系統(tǒng)時(shí)鐘最高可達(dá)300 MHz，輸出信號頻率可達(dá)120 MHz。AD9854內(nèi)部有雙48位可編程頻率寄存器、雙14位可編程相位偏移寄存器和12位可編程幅度控制寄存器等模塊，可以很方便地實(shí)現(xiàn)AM、FM、FSK、BPSK、PSK和線性調(diào)頻信號，因此廣泛應(yīng)用于通信、雷達(dá)中的頻率合成［4］。

圖5所示為采用AD9854實(shí)現(xiàn)PLL激勵信號源的電路框圖，主要包括電源調(diào)整電路、差分時(shí)鐘電路、控制電路和低通濾波電路。

圖5 基于AD9854的PLL激勵信號源電路框圖

為防止數(shù)字電路的電源噪聲耦合到模擬電路電源上，確保電路各部分供電穩(wěn)定、互不干擾，因此對AD9854采用模數(shù)分離供電方式。整個(gè)激勵信號產(chǎn)生電路選用了3片集成電壓轉(zhuǎn)換芯片AMS1117 －3.3，該芯片輸出電壓浮動不超過2%［5］。

AD9854的參考時(shí)鐘即可采用單端輸入又可采用差分輸入，為抑制共模噪聲，改善參考信號質(zhì)量，通過差分時(shí)鐘芯片MC100LVEL16將30MHz單端有源晶振信號轉(zhuǎn)換成差分信號，作為AD9854的參考時(shí)鐘。同時(shí)，MC100LVEL16還起到了共模電壓搬移，差分時(shí)鐘幅度調(diào)整的作用。

AD9854的內(nèi)部沒有為正弦DAC設(shè)置平滑濾波器，輸出信號為階梯波，含有幅值包絡(luò)為辛格函數(shù)的高頻諧波，必須外接LPF來抑制無用的高頻分量。LPF采用120MHz的7階橢圓濾波器，電路圖如圖6所示。運(yùn)用ADS軟件對其進(jìn)行仿真，結(jié)果如圖7所示。AD9854可比較方便地合成線性調(diào)頻信號，但是輸出信號雜散較大，且輸出雜散種類復(fù)雜，有參考時(shí)鐘引入的雜散、相位截短雜散、相位幅度轉(zhuǎn)換雜散、DAC諧波雜散、DDS內(nèi)部數(shù)字信號產(chǎn)生的雜散和PCB布線不當(dāng)導(dǎo)致的雜散。為提高AD9854輸出信號質(zhì)量，減小雜散，必須針對不同來源的雜散采取相應(yīng)抑制手段:一是采用低相噪、高精度和頻率穩(wěn)定度的參考時(shí)鐘;二是進(jìn)行合理的頻率規(guī)劃，找到參考時(shí)鐘頻率和輸出信號頻率之間的最佳關(guān)系;三是進(jìn)行認(rèn)真、細(xì)致的PCB布局、布線，例如盡量采用差分信號，合理的電源、地層設(shè)計(jì)等。

圖6 120 MHz的7階橢圓LPF的電路圖

圖7 120 MHz的7階橢圓LPF的仿真圖

4 結(jié)束語

以DDS激勵PLL的技術(shù)方案設(shè)計(jì)了10 GHz～10.5 GHz頻段線性調(diào)頻信號源，并對信號源的主要時(shí)頻域指標(biāo)進(jìn)行了仿真分析。結(jié)果表明，該方案設(shè)計(jì)的X波段信號源在10.49931 GHz輸出頻率的鎖定時(shí)間為30.62μs，在10.2 GHz輸出頻率的相位噪聲為－79.01 dBc/Hz@10kHz，其時(shí)頻域指標(biāo)符合設(shè)計(jì)要求。最后研究了基于DDS芯片AD9854的鎖相環(huán)激勵信號源的設(shè)計(jì)，詳細(xì)給出了關(guān)鍵部分的電路設(shè)計(jì)原理。

［1］馮源，鄒繼偉，陳衛(wèi).現(xiàn)代頻率合成技術(shù)的發(fā)展與趨勢［J］.電子對抗，2010(3):45－49.

［2］郭德淳，費(fèi)元春.DDS的雜散分析及頻率擴(kuò)展研究［J］.現(xiàn)代雷達(dá)，2002，24(1):63 －66.

［3］ ADF4106 Datasheet［M］.Analog Devices Inc.，2002.

［4］ AD9854 Datasheet［M］.Analog Devices Inc.，2002.

［5］ ATmega8515/ATmega8515L Data-sheet［M］.Atmel Corp.，2003.

Design of X-band LFM Signal Source

Deng Pan Chen Wei

(ElectronicEngineeringInstituteofPLA，HefeiAnhui230037，China)

X-band LFM signal source is widely applied in many areas.On the basis of DDS-driven PLL，this paper makes up for their short comings，the scheme of the LFM signal source in X-band(10GHz～10.5GHz)was designed.The frequency locked time and phase noise of signal source were simulated.Based on AD9854，the source-driven PLL was further designed.

DDSPLL X-band LFM Signal Source

TN74

A

1000－3886(2011)04－0075－02

2010－10－14

鄧潘(1981－)，女，講師，研究方向:主要從事高功率微波武器研究。 陳衛(wèi)(1979－)，男，講師，研究方向:主要從事精導(dǎo)防御研究。