一種基于電壓控制的掃描測試功耗優(yōu)化方法*

張紅南,文躍榮,鄧 榕

(1.湖南大學(xué)物理與微電子科學(xué)學(xué)院,湖南長沙 410082;2.長沙大學(xué)電子與通信工程系,湖南長沙 410003)

一種基于電壓控制的掃描測試功耗優(yōu)化方法*

張紅南1?,文躍榮1,鄧 榕2

(1.湖南大學(xué)物理與微電子科學(xué)學(xué)院,湖南長沙 410082;2.長沙大學(xué)電子與通信工程系,湖南長沙 410003)

提出了一種通過電壓控制來實(shí)現(xiàn)掃描測試低功耗優(yōu)化的方法(壓控法).該方法主要采用插入門控晶體管來控制組合邏輯單元供電,從而有效地解決了在掃描測試移入過程中測試信號向組合邏輯的無用傳播,由于組合邏輯的供電受到控制,因此壓控法不僅有效降低了無用的動(dòng)態(tài)功耗,同時(shí)也大大降低了由于供電所產(chǎn)生的漏電靜態(tài)功耗.而且門控晶體管的插入對于當(dāng)前設(shè)計(jì)的面積和時(shí)序影響都很小.實(shí)驗(yàn)結(jié)果表明,壓控法對面積和延遲的影響遠(yuǎn)遠(yuǎn)小于以往插入邏輯門單元的方法,同時(shí)對功耗的優(yōu)化最高可達(dá)近32%的改善.

動(dòng)態(tài)功耗;掃描測試;組合邏輯電路;測試信號;靜態(tài)功耗

隨著集成電路制造技術(shù)的發(fā)展及納米時(shí)代的到來,高集成度使得芯片的測試功耗成為集成電路設(shè)計(jì)必須考慮的重要因素.采用掃描結(jié)構(gòu)的可測試性設(shè)計(jì)(DFT)方法,能夠提高測試覆蓋率,縮短測試時(shí)間[1].然而,測試模式下產(chǎn)生功耗比在功能模式下產(chǎn)生的功耗要大很多.目前,已有研究指出在測試信號移入階段,觸發(fā)器跳變會影響組合邏輯,引起不必要的信號傳播,導(dǎo)致了大量無用功耗產(chǎn)生[2].

本文提出了一種采用物理設(shè)計(jì)方案來降低測試功耗的方法.利用控制測試向量移入過程中組合邏輯做不必要的翻轉(zhuǎn)來降低功耗[3],通過增加門控晶體管控制組合邏輯供電來實(shí)現(xiàn)低功耗優(yōu)化.這與當(dāng)前許多研究最大不同之處是不用改變現(xiàn)有測試流程以及相應(yīng)測試工具[4],便可以在保持其原有性能的基礎(chǔ)上大大降低芯片測試功耗[5].

1 插入邏輯門單元

插入邏輯門單元可以簡單而有效地降低測試功耗[6].如圖1所示,除了插入與門和或門單元,還可以插入MUX選擇器或者掃描保持電路,插入掃描保持電路的方法相當(dāng)于提供一個(gè)時(shí)序元件,這一方法非常有助于延遲故障的測試[7].在一個(gè)掃描保持設(shè)計(jì)中,每一個(gè)時(shí)序元件包含一個(gè)附加的存儲單元(即保持鎖存器),鎖存器的輸出直接連到組合邏輯路徑,在掃描測試的移入過程中這一單元是不使用的.因此,它也可以有效地阻止測試信號向組合邏輯的擴(kuò)散.

圖1 邏輯單元的掃描測試電路Fig.1 Scanning test circuit of logical unit

然而上述方法因?yàn)榧尤肓诉壿媶卧?所以增加了信號從觸發(fā)器到組合邏輯傳播的延遲.而且,增加的邏輯單元還會導(dǎo)致面積增加及正常功能模式下的開關(guān)功耗增大.本文提出了一種通過電壓控制,將觸發(fā)器連接的第1級組合邏輯單元供電電壓關(guān)閉,信號會因?yàn)闊o法通過已經(jīng)斷開供電的邏輯單元而停止向組合邏輯傳播.

2 壓控法原理分析

壓控法通過在第1級組合邏輯上引入一個(gè)門控晶體管,來門控住VDD或GND.這一方法同前面介紹的模塊插入的方法相比,降低了峰值功耗和總功耗,縮小了芯片面積.并且,延遲的影響也明顯得到改善.

圖2 單獨(dú)門控晶體管的插入Fig.2 Independentgating transistor insertion

如圖2所示,圖2(a)給出了獨(dú)立門控晶體管插入的示意圖.如果采用的是NMOS管(即門控GND)門控則是從“1”到“0”的跳變;如果采用的是PMOS管(即門控VDD)門控則是從“0”到“1”的跳變.從圖中可以看出,輸入端口IN從“1”到“0”的第一次跳變將會把輸出OUT1變?yōu)閂DD.這一跳變將會沿著反相器鏈傳播下去.然而,此后輸入端進(jìn)來的任何跳變將不會再傳播下去,因?yàn)榇藭r(shí)的OUT1不能夠被放電.這樣就可以有效地減少掃描移入過程中多余的單元翻轉(zhuǎn).由于門控晶體管的引入,相當(dāng)于在NMOS管的柵極掛上負(fù)載,輸入端口IN對于高電平時(shí)的電壓值會增大.

盡管采用獨(dú)立的門控晶體管(即每一個(gè)邏輯單元都采用一個(gè)晶體管控制供電)可以有效地控制組合邏輯單元的開關(guān)激活,但是這樣會造成很大的面積和延遲影響.為了克服這種影響,如圖2(b)所示,僅在與觸發(fā)器相連的第1級組合邏輯上增加門控晶體管,可以有效地屏蔽后面剩下的組合邏輯單元的跳變(transition).

3 輸出端浮空的控制

采用壓控法降低動(dòng)態(tài)功耗的一個(gè)關(guān)鍵問題是:如果輸出端電壓由晶體管門控后被鎖定在邏輯“0”,那么,此時(shí)的電路狀態(tài)相當(dāng)于第1級邏輯單元輸出是浮空的.浮動(dòng)輸出電壓取決于門控網(wǎng)絡(luò)的PMOS管和NMOS管之間漏電流的平衡.另外,由于電路總的串?dāng)_噪聲和瞬態(tài)效應(yīng)的存在很容易改變一個(gè)浮動(dòng)的輸出電壓.如果第1級門控的輸出電壓不能準(zhǔn)確地穩(wěn)定在VDD或者GND,將有可能引起后面被驅(qū)動(dòng)的邏輯單元產(chǎn)生靜態(tài)短路電流.以及紊亂的動(dòng)態(tài)不定向翻轉(zhuǎn).這違背了原有的設(shè)計(jì)初衷,因此必須采用一定的方法來控制輸出端電壓的浮動(dòng)變化.

如圖3所示,在增加門控晶體管電路基礎(chǔ)上加入一個(gè)上拉(或下拉)晶體管,這樣就可以將輸出端的電壓值穩(wěn)定在與門控晶體管鎖定電壓相反的狀態(tài).如圖3 (a)所示,當(dāng)采用門控GND方法時(shí),當(dāng)觸發(fā)器輸出由“0”到“1”時(shí),門控GND使電路輸出被鎖定為ground.但是為了控制輸出端浮空問題,此時(shí)采用上拉晶體管(Pull-up),電路輸出可以有效地被控制在VDD;同樣,當(dāng)采用門控VDD的方法時(shí),當(dāng)觸發(fā)器輸出由“1”到“0”時(shí),門控VDD使電路的輸出被鎖定為power.但是為了控制輸出端浮空問題,此時(shí)采用下拉晶體管(Pulldown),電路輸出可以有效被控制在GND.

4 優(yōu)化方案設(shè)計(jì)

圖4給出了采用壓控法進(jìn)行無用動(dòng)態(tài)功耗優(yōu)化設(shè)計(jì)的電路方案.通過對第1級邏輯單元的供電電壓控制有效地消除了掃描測試移入過程中組合邏輯單元的開關(guān)激活.在一個(gè)掃描結(jié)構(gòu)電路中,有2種方法可以實(shí)現(xiàn)動(dòng)態(tài)功耗的壓控法優(yōu)化設(shè)計(jì):1)對第1級的邏輯單元進(jìn)行獨(dú)立的電壓控制,也就是給每一個(gè)第1級邏輯單元都加入相應(yīng)的門控晶體管,如圖4所示;2)對第1級所有的邏輯單元采用一個(gè)門控晶體管控制,如圖5所示.

圖3 輸出端浮空問題的控制Fig.3 Control of the outputend floating

圖4 第1級獨(dú)立門控的電路設(shè)計(jì)方案Fig.4 Design of the first-levelindependentgating circuit

壓控法除了降低測試過程中組合邏輯所帶來的動(dòng)態(tài)功耗,同時(shí)還可以通過輸入測試向量控制算法有效地降低漏電靜態(tài)功耗.隨著工藝特征尺寸的不斷縮小,漏電功耗已經(jīng)成為芯片總功耗的關(guān)鍵來源.壓控法不需要增加任何額外的硬件和控制信號,僅僅通過控制第1級組合邏輯的供電來降低掃描測試移入過程中的靜態(tài)功耗.與邏輯門插入法相比優(yōu)化力度和整體性能都得到很好的改善.

5 實(shí)驗(yàn)結(jié)果分析

為了說明壓控法對動(dòng)態(tài)功耗的優(yōu)化效果,本文對ISCAS89基臺的測試電路進(jìn)行了設(shè)計(jì)仿真.該仿真在70 nm BPTM模式下進(jìn)行,以觀測在低于100 nm情況下的門控效應(yīng).如表1所示,壓控法對于電路延遲的影響最小.MUX常值法有最大的電路延遲,Latch常值法次之.常值法中插入或非門所帶來的延遲最小(因?yàn)橐氲膯卧詈唵?.表1最后一列給出了壓控法相對于或非門常值法在延遲性能上的改善.壓控法平均性能要比或非門高94%.

圖5 第1級全局門控的電路設(shè)計(jì)方案Fig.5 Design of the first-level g lobal gating circuit

表1 延遲百分比增加的比較Tab.1 Comparison of percentage increase in delay

表2為測試模式下電路的功耗分析和比較.因?yàn)閴嚎胤軌蚩刂平M合邏輯的供電,所以掃描模式電路的靜態(tài)功耗也得到了很好的改善.在表2的最后一列給出了功耗相對于或非門常值法的改善程度.

表2 測試模式下功耗分析和比較Tab.2 Power analysis and comparetion in testmode

6 結(jié) 論

本文主要介紹了一種優(yōu)化動(dòng)態(tài)功耗的方法——壓控法,通過插入門控晶體管來控制第1級組合邏輯單元的供電,由此來阻止掃描測試信號向后面組合邏輯的傳播.實(shí)驗(yàn)證明,在面積、延遲和功耗3個(gè)方面,壓控法對電路的優(yōu)化效果要比其他一般方法好很多.

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A Method for Scan Test Power Optimization Based on Voltage Control

ZHANG Hong-nan1?,WEN Yue-rong1,DENG Rong2

(1.College of Physics and M icroelectronics Science,Hunan Univ,Changsha,H unan 410082,China;
2.Co llege of Elec tronics and Communication Engineering,Changsha Univ,Changsha,H unan 410003,China)

This paper proposed amethod to accomplish scan test low-power optimization through voltage control. Thismethod is named voltage-controlmethod for short.It controls the power supply of combination logical units mainly through gating transistor insertion.Iteffectively solves the prob lem of the useless propagation to combination logic from test signals in the processof theshift-in of scan test.Thepowersupply of combination logic is controlled, thus the voltage-controlmethod not only effectively reducesuseless dynamic power,butalso substantially reduces the leakage current static power caused by power supply.Also the insertion of gating transistor has little influence on the designed areaand timing sequence.The experiment result has shown that the voltage-controlmethod hasmuch less influence on the area and delay than the logic gate insertionmethod,and also,the power optimization isimproved by nearly 32%.

dynamic power;scan test;com bination logic circuit;test signals;static power

TN407

A

1674-2974(2011)01-0040-04 *

2010-01-15

湖南省自然科學(xué)基金資助項(xiàng)目(851204013)

張紅南(1952-),男,湖南益陽人,湖南大學(xué)教授

?通訊聯(lián)系人,E-mail:zhanghongnan5@163.com