高度綜合總線技術(shù)硬件平臺設(shè)計

黃潤龍

(中國西南電子技術(shù)研究所,成都 610036)

1 引 言

隨著電子技術(shù)的迅速發(fā)展,航天、航空和艦載電子通信系統(tǒng)的高度綜合化是當(dāng)今各自領(lǐng)域發(fā)展并且提升系統(tǒng)性能的主要途徑之一,而高度綜合化的電子通信系統(tǒng)其重要的支撐技術(shù)之一是高速的數(shù)據(jù)總線技術(shù)。當(dāng)前,國內(nèi)在各電子系統(tǒng)領(lǐng)域其綜合化和通用化的快速發(fā)展,在機(jī)架與綜合核心處理器(ICP[1])之間、現(xiàn)場可更換模塊之間(即LRM[2]之間)以及模塊內(nèi)部(處理器與處理器、處理器與總線接口芯片)交互的數(shù)據(jù)量已是爆炸式增長,尤其是機(jī)架與ICP和LRM之間,其傳遞的數(shù)據(jù)除了一般的控制指令和一般的狀態(tài)信息外,還傳輸大量的實時控制消息,再加上有些系統(tǒng)需要傳輸視頻、圖像和語音等數(shù)據(jù),由此,機(jī)架與ICP之間和LRM之間的數(shù)據(jù)傳輸應(yīng)具有高帶寬、低延遲、高可靠性的特點(diǎn),而傳統(tǒng)的傳輸總線技術(shù)由于其低帶寬、高延遲的局限性,已難以滿足當(dāng)今各個領(lǐng)域電子系統(tǒng)性能提升的綜合化和通用化的需求。鑒于當(dāng)前形式需求并結(jié)合工作的需要,成功研制了一種通用化、高度綜合集成的總線技術(shù)硬件平臺,本文將詳細(xì)討論硬件實現(xiàn)的方案、原理框圖、性能分析及應(yīng)用領(lǐng)域。

2 方案設(shè)計

2.1 硬件平臺設(shè)計指導(dǎo)思想

一個系統(tǒng)的高度綜合反映在組成系統(tǒng)的子系統(tǒng)內(nèi)(機(jī)架內(nèi)),并最終體現(xiàn)在構(gòu)筑機(jī)架靈魂的LRM上,由此,組成系統(tǒng)的機(jī)架內(nèi)部的LRM的模塊化設(shè)計更是需要追求其綜合化和通用化。隨著實現(xiàn)LRM功能的超大規(guī)模的ASIC SoC和FPGA內(nèi)晶體管更縮密化,制造ASIC SoC和FPGA工藝的更先進(jìn)化,并依托表面貼裝(SMT)[3]等先進(jìn)工藝裝配技術(shù),當(dāng)前國內(nèi)設(shè)計出更先進(jìn)的高速總線集成平臺將成為現(xiàn)實。

筆者根據(jù)以上理論分析,羅列出以下硬件設(shè)計指導(dǎo)思想:

(1)盡量提供硬件電路的靈活性、可擴(kuò)充特性;

(2)避免復(fù)雜的總線仲裁、沖突結(jié)構(gòu),在硬件設(shè)計時盡量將各總線分開,簡化設(shè)計,提高電路可靠性;

(3)充分發(fā)揮各芯片的特性,將各芯片有機(jī)地組合在一起,保證高效率、高可靠地完成電路功能;

(4)硬件模塊化、綜合化、通用化。

2.2 主要總線選擇情況

2.2.1 機(jī)架與ICP之間總線選擇

為了使機(jī)架與ICP之間具有高帶寬、低延時和低誤碼率,參考國外已應(yīng)用、較成熟且先進(jìn)的網(wǎng)絡(luò)總線技術(shù),并結(jié)合工作需求,選擇了由美國國家標(biāo)準(zhǔn)委員會(ANSI)于1988年負(fù)責(zé)制定的一種高速串行通信協(xié)議的光纖通道(Fibre Channel,FC)作為機(jī)架與ICP之間傳輸?shù)目偩€,其具有在航天、航空和艦載領(lǐng)域所需求的高帶寬、低延時、低誤碼率的優(yōu)越性能。芯片上,選擇了采用多模光纖傳輸、光波長為850nm 、光纖 芯徑為62.5μm /125μm 的光數(shù)轉(zhuǎn)換 芯片進(jìn)行接收和發(fā)送,其傳輸速率在1.0625～4.25 Gbit/s可選,該設(shè)計中使用了2.125 Gbit/s速率,其代表芯片是法國RADIALL公司的D-Light和重慶光電技術(shù)研究所的D-Light。

2.2.2 LRM級間總線選擇

為了兼顧LRM模塊間總線通信適合于各個領(lǐng)域,考慮到高可靠性,LRM級間總線選擇了高、低速率搭配的總線形式,其中具有代表性的有CAN總線、基于TIA/EIA-644 LVDS規(guī)范的LVDS電平的同步串行點(diǎn)對點(diǎn)總線、基于TIA/EIA-899 M-LVDS規(guī)范的總線型的M-LVDS電平總線和異步RS485總線及高速率的RapidIO總線。為了保證硬件平臺傳輸?shù)目煽啃?其總線速率可在如下范圍內(nèi)選擇:

(1)CAN總線:512 kbit/s或1Mbit/s,遵循CAN2.0B技術(shù)規(guī)范;

(2)LVDS點(diǎn)對點(diǎn)型同步串行總線:1～200Mbit/s,遵循TIA/EIA-644 LVDS規(guī)范;

(3)LVDS總線型同步串行總線:1～100Mbit/s,遵循TIA/EIA-899 M-LVDS規(guī)范;

(4)異步RS485總線:2400bit/s～10Mbit/s;

(5)RapidIO 總線:1.25Gbit/s、2.5 Gbit/s或3.125Gbit/s,與RapidIO 1.2版本兼容。

2.2.3 板級內(nèi)總線選擇

該硬件平臺采用了當(dāng)前主流且功能強(qiáng)大的ASIC(PPC處理器)+FPGA構(gòu)架,其中FPGA主要完成多種類低速總線的采集、串并轉(zhuǎn)換、校驗及存儲工作并完成基于FPGA的RapidIO總線軟核設(shè)計工作,PPC主要完成數(shù)據(jù)協(xié)議解析和轉(zhuǎn)發(fā)工作。

如何使FPGA和PPC之間的數(shù)據(jù)在更高帶寬和更低延時內(nèi)完成,成為該硬件平臺具有高性能設(shè)計的關(guān)鍵之處,由于對外連接的總線為FC總線,其速率為2.125Gbit/s,根據(jù)當(dāng)前高速串行總線的成熟應(yīng)用情況,在此選擇了RapidIO總線作為FPGA和PPC之間傳輸?shù)臉蛄?其RapidIO交換式結(jié)構(gòu)網(wǎng)絡(luò)局部框圖如圖1所示。

圖1 RapidIO交換網(wǎng)絡(luò)框圖Fig.1 Block diagram of RapidIO exchange network

其中FPGA與交換芯片之間采用兩路1x模式,速率分別為3.125 Gbit/s;MPC8548與交換芯采用了4x模式,速率為3.125 Gbit/s,總帶寬可達(dá)12.5 Gbit/s;同時引出兩路1x模式速率分別為3.125 Gbit/s的RapidIO總線到接插件,與機(jī)架內(nèi)其它LRM進(jìn)行數(shù)據(jù)交互傳輸。

2.3 硬件平臺原理框圖設(shè)計

硬件平臺原理框圖如圖2所示,主要由6部分組成。

圖2 硬件平臺原理框圖Fig.2 Principle diagram of hardware platform

(1)FPGA及外圍接口

此部分主要功能是完成一組CAN總線、一組總線型LVDS總線、RS485總線、一組點(diǎn)對點(diǎn)LVDS同步串行總線和一些離散信號的數(shù)據(jù)收發(fā)、串并轉(zhuǎn)換及緩存,再由FPGA的RapidIO軟核進(jìn)行對外數(shù)據(jù)轉(zhuǎn)發(fā)。

(2)RapidIO交換芯片

此部分完成硬件平臺內(nèi)部具有RapidIO總線接口芯片之間和外部模塊之間的RapidIO總線數(shù)據(jù)交換。

(3)FC網(wǎng)絡(luò)功能塊

此部分完成ICP過來的光信號轉(zhuǎn)PCI總線功能。

(4)MPC8548功能塊

MPC8548是協(xié)議處理的核心部分,是整個硬件平臺軟件管理中心。

(5)面板人機(jī)接口

引出FPGA的JTAG口以及外部手動復(fù)位等信號,便于調(diào)試。

(6)電源

需要完成外部輸入+28 V或+5 V電源的轉(zhuǎn)換,得到所需要的+1 V、1.5 V、+1.8 V、+2.5 V、+3.3 V和+5 V(+28V供電的情況下)電源。

2.4 工作流程

2.4.1 下傳數(shù)據(jù)流

硬件平臺的FC網(wǎng)絡(luò)功能塊接收到外部FC總線下發(fā)的數(shù)據(jù)流后,經(jīng)PCI總線給MPC8548處理器進(jìn)行處理、解析并分發(fā),經(jīng)TSI578交換芯片,依據(jù)用戶所需的相應(yīng)功能,通過RapidIO總線、CAN總線、M-LVDS總線、LVDS同步串行總線分發(fā)給機(jī)架內(nèi)其它模塊,其流程圖如圖3所示。

圖3 硬件平臺傳輸流程圖Fig.3 Transmission flowchart of hardware

2.4.2 上傳數(shù)據(jù)流

硬件平臺接收到機(jī)架內(nèi)其它模塊過來的各種不同總線類型(CAN、M-LVDS、LVDS同步串行及RS485)的數(shù)據(jù)后,通過各自轉(zhuǎn)換電路轉(zhuǎn)換成FPGA所需電平格式,在FPGA內(nèi)部進(jìn)行緩存或串并轉(zhuǎn)換,通過FPGA的RapidIO總線接口經(jīng)RapidIO總線交換芯片轉(zhuǎn)發(fā)給MPC8548處理器,經(jīng)光電轉(zhuǎn)換后通過FC總線與外部機(jī)架交聯(lián)。其流程圖與圖3相反。

2.5 硬件設(shè)計

2.5.1 FPGA及外圍接口

FPGA采用了V5系列SX95T的內(nèi)部可集成與1.2版本兼容的RapidIO軟核,與外部LVDS、MLVDS接口芯片和CAN總線協(xié)議芯片及光隔組成該硬件平臺低速總線與高速RapidIO總線的銜接。

2.5.2 RapidIO總線交換部分

RapidIO總線交換芯片采用當(dāng)前電子應(yīng)用領(lǐng)域較為主流的美國IDT公司的TSI578交換芯片,該芯片集成了16路1x通路或8路4x RapidIO總線接口,能夠很好地完成主、從RapidIO總線節(jié)點(diǎn)高速交換通信。

2.5.3 FC網(wǎng)絡(luò)功能塊

FC功能塊采用了光電轉(zhuǎn)換芯片+FPGA框架完成,其中光電轉(zhuǎn)換芯片(D-Light)完成光信號轉(zhuǎn)換數(shù)字信號,FPGA(內(nèi)嵌PowerPC核)完成高速、大容量的數(shù)字信息轉(zhuǎn)換為66 MHz、32 bit的PCI總線形式的數(shù)字信號。

2.5.4 MPC8548功能塊

MPC8548功能塊采用了貨架產(chǎn)品,其實現(xiàn)框圖如圖4所示。

圖4 MPC8548硬件框架Fig.4 MPC8548 hardware framework diagram

MPC8548功能塊對外接口主要有如下方式:

(1)SRIO接口:采用 4x方式,速率為3.125 Gbit/s;

(2)PCI接口:66 MHz時鐘,32 bit數(shù)據(jù)位寬;

(3)Local Bus:8 bit,異步模式;

(4)RS232調(diào)試口:兩路;

(5)以太網(wǎng)接口:兩路,要求10Mbit/s、100Mbit/s、1000Mbit/s自適應(yīng),可作為調(diào)試口或平臺維護(hù)口。

3 性能測試及應(yīng)用

3.1 性能測試

為了驗證硬件平臺性能指標(biāo),FC網(wǎng)絡(luò)模擬器通過FC總線與硬件平臺交互數(shù)據(jù),另一端用一塊具有RapidIO總線的收發(fā)板卡來模擬機(jī)架內(nèi)部其它LRM模塊來交互數(shù)據(jù),其測試框圖如圖5所示。

圖5 硬件平臺測試示意圖Fig.5 Illustration of hardware platform test

圖5中分三階段來驗證FC總線、RapidIO總線以及FC總線到RapidIO總線的有效帶寬。

3.1.1 FC總線驗證

環(huán)境需求:控制及監(jiān)視計算機(jī)1(PC1)、FC模擬器、總線硬件平臺、控制及監(jiān)視計算機(jī)2(PC2)。

驗證過程:通過PC1向FC模擬器發(fā)送指令,FC模擬器組幀并周期向總線硬件平臺發(fā)送塊數(shù)據(jù),總線硬件平臺接收到數(shù)據(jù)后進(jìn)行數(shù)據(jù)解析及CRC校驗,再將接收數(shù)據(jù)的狀態(tài)通過PC2顯示及記錄。

額外開銷:

發(fā)送端:應(yīng)用層的組幀、FC-AE-ASM協(xié)議處理、8B/10B編碼、底層傳輸;

接收端:FC-AE-ASM協(xié)議處理、8B/10B解碼、FC功能塊內(nèi)PCI總線傳輸、MPC8548處理器解析及處理。

驗證結(jié)論:有效帶寬達(dá)640Mbit/s。

3.1.2 RapidIO總線驗證

環(huán)境需求:PC2、總線硬件平臺、RapidIO總線收發(fā)板卡、PC3。

驗證過程:通過PC1向FC模擬器發(fā)送指令,FC模擬器組幀并周期向總線硬件平臺發(fā)送塊數(shù)據(jù),總線硬件平臺進(jìn)行數(shù)據(jù)解析及CRC校驗后轉(zhuǎn)發(fā)給RapidIO總線接收板卡,RapidIO總線接收板卡對數(shù)據(jù)進(jìn)行解析、CRC校驗,并將接收數(shù)據(jù)的狀態(tài)通過PC3顯示及記錄。

額外開銷:

發(fā)送端:應(yīng)用層的組幀、RapidIO協(xié)議處理、8B/10B編碼、底層傳輸、RapidIO交換轉(zhuǎn)發(fā);

接收端:RapidIO交換轉(zhuǎn)發(fā)、8B/10B解碼、RapidIO協(xié)議處理、MPC8548處理器解析及處理。

驗證結(jié)論:有效帶寬達(dá)1024Mbit/s。

3.1.3 FC總線到RapidIO總線驗證

環(huán)境需求:PC1、FC模擬器、總線硬件平臺、RapidIO總線收發(fā)板卡、PC3。

驗證過程:通過PC2向總線硬件平臺發(fā)送指令,總線硬件平臺組幀并周期向RapidIO總線收發(fā)板卡發(fā)送塊數(shù)據(jù),RapidIO總線接收板卡接收到數(shù)據(jù)后進(jìn)行解析、CRC校驗,將接收數(shù)據(jù)的狀態(tài)通過PC3顯示及記錄。

額外開銷:

發(fā)送端:應(yīng)用層的組幀、RapidIO協(xié)議處理、8B/10B編碼、底層傳輸、RapidIO交換轉(zhuǎn)發(fā);

中間件:FC-AE-ASM協(xié)議處理、8B/10B解碼、FC功能塊內(nèi)PCI總線傳輸、MPC8548處理器解析及處理;應(yīng)用層的組幀、RapidIO協(xié)議處理、8B/10B編碼、底層傳輸、RapidIO交換轉(zhuǎn)發(fā);

接收端:RapidIO交換轉(zhuǎn)發(fā)、8B/10B解碼、RapidIO協(xié)議處理、MPC8548處理器解析及處理。

驗證結(jié)論:有效帶寬達(dá)640Mbit/s;FC總線經(jīng)過應(yīng)用層、協(xié)議層再通過PCI總線傳輸轉(zhuǎn)發(fā),降低了其有效傳輸帶寬。

低速總線與高速總線的交互在工程領(lǐng)域得到了充分驗證,在此不再論述。

3.2 應(yīng)用情況

綜合化總線技術(shù)硬件平臺已應(yīng)用到幾個子系統(tǒng)工程領(lǐng)域,并通過了相應(yīng)的環(huán)境試驗驗證,滿足了當(dāng)前我國綜合化雷達(dá)、CNI和EW[4]應(yīng)用需求。

4 結(jié) 論

通過研究、設(shè)計和驗證,表明了硬件平臺在集成了FC、RapidIO和PCI高速總線設(shè)計的正確性,在與低速總線的配套交互,作為通用件應(yīng)用到不同的子系統(tǒng)領(lǐng)域,雖然其高速總線通信有效數(shù)據(jù)帶寬仍然偏低,但能滿足當(dāng)前系統(tǒng)需求。后續(xù)研究將著重考慮在FC總線解析后不再采用2.112 Gbit/s的PCI總線轉(zhuǎn)發(fā)到MPC8548功能塊,而考慮采用3.125 Gbit/s的RapidIO總線與MPC8548功能塊交互,并優(yōu)化應(yīng)用層面的時延,更大提高有效數(shù)據(jù)帶寬。

高度綜合總線技術(shù)硬件平臺的研制成功,依托的是更先進(jìn)電子技術(shù)的發(fā)展和芯片工藝的提升,為今后一段時期總線集成技術(shù)提供了一定的參考價值,為航天、航空和艦載的綜合化、小型化及通用化的發(fā)展具有一定的借鑒意義,并為今后向更高速總線技術(shù)研究開發(fā)奠定了堅實基礎(chǔ)。

[1]羅巧云,高勇強(qiáng).美軍第四代戰(zhàn)斗機(jī)F-35“聯(lián)合攻擊戰(zhàn)斗機(jī)”最卓越的航空電子系統(tǒng)[J].電子科學(xué)技術(shù)評論,2005(4):5-8.LUO Qiao-yun,GAO Yong-qiang.The Superexcellent Avionics System of F-35[J].Review of Electronics Sciece and Technology,2005(4):5-8.(in Chinese)

[2]金延中,盧永吉,楊林.軍機(jī)LR M及其關(guān)鍵技術(shù)研究[J].飛機(jī)設(shè)計,2009(6):33-36.JIN Yan-zhong,LU Yong-ji,YANG Lin.Research on LR M andIt′sKey Technologies ofMilitary Aircraft[J].Aricraft Design,2009(6):33-36.(in Chinese)

[3]郭延濤,徐克林,李振飛.SMT生產(chǎn)線生產(chǎn)配置策略選擇研究[J].現(xiàn)代制造工程,2009(7):62-64.GUO Yan-tao,XU Ke-lin,LI Zhen-fei.Research on the decisionof the setupstrategies for a SMT production line[J].Modern Manufacturing Engineering,2009(7):62-64.(inChinese)

[4]車穎秋.航空電子傳感器的綜合化[J].電訊技術(shù),2002,42(3):145-151.CHE Ying-qiu.An Overview of Avionic Integrated Sensor[J].Telecommunication Engineering,2002,42(3):145-151.(in Chinese)